JPS61239346A - マルチプロセツサシステムにおける初期プログラムロ−デイング方式 - Google Patents
マルチプロセツサシステムにおける初期プログラムロ−デイング方式Info
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- JPS61239346A JPS61239346A JP5100485A JP5100485A JPS61239346A JP S61239346 A JPS61239346 A JP S61239346A JP 5100485 A JP5100485 A JP 5100485A JP 5100485 A JP5100485 A JP 5100485A JP S61239346 A JPS61239346 A JP S61239346A
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- processor
- circuit
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- ipl
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
■ 少なくとも、信号分配回路（ＳＤ）と、該信号分配
回路（ＳＤ）によって駆動された駆動点を走査できる走
査回路（ＳＣＮ）を備えたマルチプロセッサシステムに
おいて、１つのプロセッサに生起した障害に基づいて、
他の総てのプロセッサに初期プログラムローディング（
ＩＰＬ）の指示を行うのに、該障害の発生したプロセッ
サが、上記信号分配回路（ＳＤ）を駆動し、該駆動され
た駆動点を、他のプロセッサが上記走査回路（ＳＣＮ）
で読み取ることができるように構成することにより、上
記初期プログラムローディング（ＩＰＬ）を指示する信
号によって、システム全体がダウンすることのないよう
にしたものである。
回路（ＳＤ）によって駆動された駆動点を走査できる走
査回路（ＳＣＮ）を備えたマルチプロセッサシステムに
おいて、１つのプロセッサに生起した障害に基づいて、
他の総てのプロセッサに初期プログラムローディング（
ＩＰＬ）の指示を行うのに、該障害の発生したプロセッ
サが、上記信号分配回路（ＳＤ）を駆動し、該駆動され
た駆動点を、他のプロセッサが上記走査回路（ＳＣＮ）
で読み取ることができるように構成することにより、上
記初期プログラムローディング（ＩＰＬ）を指示する信
号によって、システム全体がダウンすることのないよう
にしたものである。
■ １つのプロセッサから、上記手段によって、初期プ
ログラムローディング（ＩＰＬ）を起動する場合、信号
分配回路（ＳＤ）によって、少なくとも、割り込みフリ
ップフロップ番号と、障害児プロセッサ番号と、障害情
報とを送出し、受信側のプロセッサにおいては、上記情
報を総合的に認識して該初期プログラムローディング（
ＩＰＬ）の実効態様を認知するように構成することによ
り、誤った情報によって、初期プログラムローディング
（ＩＰＬ）機構が起動されることのないようにしたもの
である。
ログラムローディング（ＩＰＬ）を起動する場合、信号
分配回路（ＳＤ）によって、少なくとも、割り込みフリ
ップフロップ番号と、障害児プロセッサ番号と、障害情
報とを送出し、受信側のプロセッサにおいては、上記情
報を総合的に認識して該初期プログラムローディング（
ＩＰＬ）の実効態様を認知するように構成することによ
り、誤った情報によって、初期プログラムローディング
（ＩＰＬ）機構が起動されることのないようにしたもの
である。
本発明は、少なくとも、信号分配回路（ＳＤ）と。
該信号分配回路（ＳＤ）によって駆動された駆動点を走
査できる走査回路（ＳＣＮ）を備えたマルチプロセッサ
システムにおける初期プログラムローディン。
査できる走査回路（ＳＣＮ）を備えたマルチプロセッサ
システムにおける初期プログラムローディン。
グ（ＩＰＬ）方式に関する。
最近の半導体技術の著しい進歩に伴って、高性能のマイ
クロコンピュータが経済的に得られるようになり、複数
個のマイクロコンピュータを使用して、例えば負荷分散
、或いは機能分散方式のマルチプロセッサシステムを構
築し、処理能力の向上を図ることが行われるようになっ
てきた。
クロコンピュータが経済的に得られるようになり、複数
個のマイクロコンピュータを使用して、例えば負荷分散
、或いは機能分散方式のマルチプロセッサシステムを構
築し、処理能力の向上を図ることが行われるようになっ
てきた。
この場合、プロセッサ間に跨るデータ処理１例えば、電
話交換における呼処理等があるので、該マルチプロセッ
サシステムを構成しているプロセッサの１つの障害によ
って、システム全体の初期プログラムローディング（Ｉ
ＰＬ）を行う場合、各プロセッサ間において処理上の同
期をとる必要がある。
話交換における呼処理等があるので、該マルチプロセッ
サシステムを構成しているプロセッサの１つの障害によ
って、システム全体の初期プログラムローディング（Ｉ
ＰＬ）を行う場合、各プロセッサ間において処理上の同
期をとる必要がある。
又、上記電話交換システムの如き、オンラインのマルチ
プロセッサシステムでは、該マルチプロセッサシステム
を構成している各プロセッサの１つがダウンしたことに
よって、システム全体がダウンしてしまうようなシステ
ム構成では、オンラインシステムに要求される信頼度を
満足することができなくなる為、所謂縮退機構（ＦＡＬ
Ｌ ＢＡＣＫ機構）を持つシステムが重要視されるよう
になってきており、該縮退機構（ＦＡＬＬ ＢＡＣＫ機
構）に対する効果的な対応策が待たれていた。
プロセッサシステムでは、該マルチプロセッサシステム
を構成している各プロセッサの１つがダウンしたことに
よって、システム全体がダウンしてしまうようなシステ
ム構成では、オンラインシステムに要求される信頼度を
満足することができなくなる為、所謂縮退機構（ＦＡＬ
Ｌ ＢＡＣＫ機構）を持つシステムが重要視されるよう
になってきており、該縮退機構（ＦＡＬＬ ＢＡＣＫ機
構）に対する効果的な対応策が待たれていた。
第３図は、従来技術による初期プログラムローディング
（以下、ＩＰＬと云う）方式をブロック図で示したもの
で、１はマルチプロセッサシステムを構成する各プロセ
ッサ（例えば、ｃｐｕｏ〜２）、 １１は緊急制御（以
下、ＨＭＡと云う）回路で、各プロセッサ（以下、ＣＰ
Ｕと云う）で発生した障害の内容に従って、必要なＩＰ
Ｌを行う為のＨＭＡ起動信号を送出する。
（以下、ＩＰＬと云う）方式をブロック図で示したもの
で、１はマルチプロセッサシステムを構成する各プロセ
ッサ（例えば、ｃｐｕｏ〜２）、 １１は緊急制御（以
下、ＨＭＡと云う）回路で、各プロセッサ（以下、ＣＰ
Ｕと云う）で発生した障害の内容に従って、必要なＩＰ
Ｌを行う為のＨＭＡ起動信号を送出する。
該ＨＭＡ起動動作に伴う初期設定動作としては、例えば
、 フェーズＯ再開：障書割り込み処理において、一時的誤
動作と判定された場合、又は障害装置を切り離して新し
い動作系が確立された場合等に起動され、呼処理に影響
を与えない割り込み点再開を行う。
、 フェーズＯ再開：障書割り込み処理において、一時的誤
動作と判定された場合、又は障害装置を切り離して新し
い動作系が確立された場合等に起動され、呼処理に影響
を与えない割り込み点再開を行う。
フェーズ１再開ニブログラムだけでは処理できないよう
な重大な障害（例えば、システム障害等）が発生した時
に起動され、その時点で通話中の呼は保障し、その他の
ハードウェアの初期設定を行って再開する。
な重大な障害（例えば、システム障害等）が発生した時
に起動され、その時点で通話中の呼は保障し、その他の
ハードウェアの初期設定を行って再開する。
フェーズ２再開：フェーズ１と同じような重大障害が発
生した時に起動され、フェーズ１では再開できない時の
最終手段として行うもので、全呼の切断、全ハードウェ
アの初期設定を行って再開する。
生した時に起動され、フェーズ１では再開できない時の
最終手段として行うもので、全呼の切断、全ハードウェ
アの初期設定を行って再開する。
等があり、障害の内容によって、種々のフェーズの初期
設定（即ち、ＩＰＬ）が必要となる。
設定（即ち、ＩＰＬ）が必要となる。
このような色々な初期設定を行うのに、従来方式におい
ては、各プロセッサ＜ｃｐｕｏ〜２） １のＨＭＡ回路
１１を、複数本の布線で直結しておくことにより、ある
プロセッサ（例えば、ＣＰＵＩ）でＨＭＡ原因が発生す
ると、そのＨＭＡ回路１１が作動し、自動的に他のプロ
セッサ（即ち、ＣＰＵ０．２）のＨＭＡ回路１１が起動
され、この時の開＾情報によって、システム全体のＥＭ
＾動作の同期をとると云う方法が採られていた。
ては、各プロセッサ＜ｃｐｕｏ〜２） １のＨＭＡ回路
１１を、複数本の布線で直結しておくことにより、ある
プロセッサ（例えば、ＣＰＵＩ）でＨＭＡ原因が発生す
ると、そのＨＭＡ回路１１が作動し、自動的に他のプロ
セッサ（即ち、ＣＰＵ０．２）のＨＭＡ回路１１が起動
され、この時の開＾情報によって、システム全体のＥＭ
＾動作の同期をとると云う方法が採られていた。
従って、従来方式においては、各プロセッサ（Ｃｐｕｏ
〜２）１のＥＭＡ回路１１が複数本の布線で直結されて
いる為、あるプロセッサ（例えば、ＣＰＵＩ）で再開が
不能な、例えば共通装置での２重障害が発生すると、該
プロセッサ（ＣＰＵＩ）のＨＭＡ回路１１から送出され
る上記ＨＭＡ情報が直接的に、他のプロセッサ（即ち、
ＣＰＵ０．２） １のＥＭＡ回路１１を起動するので、
咳他のプロセッサ（ＣＰＵ０．２） ２では障害プロセ
ッサ（ＣＰＵＩ） １からのＥＭＡ起動を抑止できず、
１つのプロセッサ（ＣＰＵＩ） １のダウンで、マルチ
プロセッサシステム全体がダウンしてしまうと云う問題
があった。
〜２）１のＥＭＡ回路１１が複数本の布線で直結されて
いる為、あるプロセッサ（例えば、ＣＰＵＩ）で再開が
不能な、例えば共通装置での２重障害が発生すると、該
プロセッサ（ＣＰＵＩ）のＨＭＡ回路１１から送出され
る上記ＨＭＡ情報が直接的に、他のプロセッサ（即ち、
ＣＰＵ０．２） １のＥＭＡ回路１１を起動するので、
咳他のプロセッサ（ＣＰＵ０．２） ２では障害プロセ
ッサ（ＣＰＵＩ） １からのＥＭＡ起動を抑止できず、
１つのプロセッサ（ＣＰＵＩ） １のダウンで、マルチ
プロセッサシステム全体がダウンしてしまうと云う問題
があった。
本発明は上記従来の欠点に鑑み、１つのプロセッサから
のＨＭＡ起動信号が発生しても、他のプロセッサのＥＭ
Ａ回路１１を直接的に起動することがなく、且つ１つの
ＨＭＡ信号だけで、誤ってＨＭＡ回路１１が起動される
ことがない方法を提供することを目的とするものである
。
のＨＭＡ起動信号が発生しても、他のプロセッサのＥＭ
Ａ回路１１を直接的に起動することがなく、且つ１つの
ＨＭＡ信号だけで、誤ってＨＭＡ回路１１が起動される
ことがない方法を提供することを目的とするものである
。
第１図は本発明のＨＭＡ情報表示、読み取り回路の原理
ブロック図であって、２１が各プロセッサ（ＣＰＵｉ）
１における信号分配回路（ＳＤ） １２によって駆動
される駆動点であって、該プロセッサ（ＣＰＵｉ） １
とは別のプロセッサ（ＣＰＵｊ） １の走査回路（ＳＣ
Ｎ） １３によって読み取ることができるように構成さ
れている。
ブロック図であって、２１が各プロセッサ（ＣＰＵｉ）
１における信号分配回路（ＳＤ） １２によって駆動
される駆動点であって、該プロセッサ（ＣＰＵｉ） １
とは別のプロセッサ（ＣＰＵｊ） １の走査回路（ＳＣ
Ｎ） １３によって読み取ることができるように構成さ
れている。
即ち、１つのプロセッサ（ＣＰＵｉ） １で発生した障
害内容によって決まる上記駆動点（具体的には、割り込
みフリップフロップ（ＦＦ）隘、障害元プロセッサ番号
、上記再開フェーズ隘に対応した障害情報を表示する）
が、障害プロセッサ（ＣＰＵｉ） １のＨＭＡ回路１１
からのＨＭＡ情報によって信号分配回路（ＳＤ） １２
をアクセスすることにより付勢され、該付勢された駆動
点を他のプロセッサ（ＣＰＵｊ） １の走査回路（ＳＣ
Ｎ） １３が走査することにより、該障害プロセッサ（
ＣＰＵｉ） １からのＨＭＡ情報を認識することができ
るように構成されている。
害内容によって決まる上記駆動点（具体的には、割り込
みフリップフロップ（ＦＦ）隘、障害元プロセッサ番号
、上記再開フェーズ隘に対応した障害情報を表示する）
が、障害プロセッサ（ＣＰＵｉ） １のＨＭＡ回路１１
からのＨＭＡ情報によって信号分配回路（ＳＤ） １２
をアクセスすることにより付勢され、該付勢された駆動
点を他のプロセッサ（ＣＰＵｊ） １の走査回路（ＳＣ
Ｎ） １３が走査することにより、該障害プロセッサ（
ＣＰＵｉ） １からのＨＭＡ情報を認識することができ
るように構成されている。
即ち、本発明によれば、少なくとも、複数個の駆動点２
１を付勢できる信号分配回路（ＳＤ） １２と、該駆動
された複数個の駆動点２１を走査できる走査回路（ＳＣ
Ｎ） １３を備えたマルチプロセッサシステムにおける
ＩＰＬ方式において、１つのプロセッサ（ＣＰｔｌｉ）
１で発生したＥＭ＾要因に対応して、障害ユニッ）（
ＡＲＵ）２上に設けられている駆動点２１が、該障害プ
ロセッサ（ＣＰＵｉ） １の信号分配回路（ＳＯ） １
２によって付勢され、該駆動点２１を他のプロセッサ（
ＣＰＵｊ） １が走査回路（ＳＣＮ） １３で走査して
読み取り、該読み取ったＨＭＡ情報を総合的に認識して
、必要なＩＰＬ処理に入ることができるように構成した
ものであるので、ダウンプロセッサ（ＣＰＵｉ） １か
らのＥｌ’ｌ＾情報をソフトウェア的にマスクして、該
プロセッサ（ＣＰＵｉ） １をシステムから切り離し、
縮退（ＦＡＬＬ ＢＡＣＫ）構成をとることができると
共に、誤ったＨＭＡ情報によってＨＭＡ回路１１が起動
されることがないと云う効果がある。
１を付勢できる信号分配回路（ＳＤ） １２と、該駆動
された複数個の駆動点２１を走査できる走査回路（ＳＣ
Ｎ） １３を備えたマルチプロセッサシステムにおける
ＩＰＬ方式において、１つのプロセッサ（ＣＰｔｌｉ）
１で発生したＥＭ＾要因に対応して、障害ユニッ）（
ＡＲＵ）２上に設けられている駆動点２１が、該障害プ
ロセッサ（ＣＰＵｉ） １の信号分配回路（ＳＯ） １
２によって付勢され、該駆動点２１を他のプロセッサ（
ＣＰＵｊ） １が走査回路（ＳＣＮ） １３で走査して
読み取り、該読み取ったＨＭＡ情報を総合的に認識して
、必要なＩＰＬ処理に入ることができるように構成した
ものであるので、ダウンプロセッサ（ＣＰＵｉ） １か
らのＥｌ’ｌ＾情報をソフトウェア的にマスクして、該
プロセッサ（ＣＰＵｉ） １をシステムから切り離し、
縮退（ＦＡＬＬ ＢＡＣＫ）構成をとることができると
共に、誤ったＨＭＡ情報によってＨＭＡ回路１１が起動
されることがないと云う効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示したもので
、第１図、第３図と同じ符号は同じ対象物を示している
。
、第１図、第３図と同じ符号は同じ対象物を示している
。
本発明においては、障害ユニット（ＡＲＵ） ２に、第
１図で示した複数個の駆動点が設けられており、該複数
個の駆動点のそれぞれが、各プロセッサ（ＣＰＵＯ〜２
）１での障害内容に対応付けられていて、あるプロセッ
サ（ＣＰＵｉ） １に障害が発生すると、該プロセッサ
（ＣＰＵｉ）の信号分配回路（ＳＤ） １２によって、
上記障害ユニッ）（ＡＲＵ）２内の特定の駆動点が付勢
され、該駆動点を他のプロセッサ（ＣＰＵｊ） ｌが走
査回路（ＳＣＮ） １３で走査して読み取ることにより
、ダウンプロセッサ（ＣＰＵｉ） １からのＥＭＡ情報
を認識できるようにした所に特徴がある。
１図で示した複数個の駆動点が設けられており、該複数
個の駆動点のそれぞれが、各プロセッサ（ＣＰＵＯ〜２
）１での障害内容に対応付けられていて、あるプロセッ
サ（ＣＰＵｉ） １に障害が発生すると、該プロセッサ
（ＣＰＵｉ）の信号分配回路（ＳＤ） １２によって、
上記障害ユニッ）（ＡＲＵ）２内の特定の駆動点が付勢
され、該駆動点を他のプロセッサ（ＣＰＵｊ） ｌが走
査回路（ＳＣＮ） １３で走査して読み取ることにより
、ダウンプロセッサ（ＣＰＵｉ） １からのＥＭＡ情報
を認識できるようにした所に特徴がある。
先ず、ＨＭＡ要因の発生元のプロセッサ（例えば、ＣＰ
ＵＩ）が、信号分配回路（ＳＤ） １２を起動して、障
害ユニット（ＡＲＵ） ２内の特定ポイント （駆動点
）を゛オン′にセットすることにより、他のプロセッサ
（即ち、ＣＰＵ０，２） １に所謂ＥＭＡ割り込みをか
ける。
ＵＩ）が、信号分配回路（ＳＤ） １２を起動して、障
害ユニット（ＡＲＵ） ２内の特定ポイント （駆動点
）を゛オン′にセットすることにより、他のプロセッサ
（即ち、ＣＰＵ０，２） １に所謂ＥＭＡ割り込みをか
ける。
続いて、該他のプロセッサ（ＣＰＵ０，２） １に、例
えばＨＭＡ発生元プロセッサ隘、及び該Ｅ）ＩＡ割り込
みの原因（その内容によって、ＩＰＬの実行フェーズが
異なる）を通知する為に、障害ユニット（ＡＲＵ）２の
該当ポイント （駆動点）を゛オン”にセットする。
えばＨＭＡ発生元プロセッサ隘、及び該Ｅ）ＩＡ割り込
みの原因（その内容によって、ＩＰＬの実行フェーズが
異なる）を通知する為に、障害ユニット（ＡＲＵ）２の
該当ポイント （駆動点）を゛オン”にセットする。
上記、他のプロセッサ（ＣＰＵ０，２） １においては
、障害ユニット（ＡＲＵ）２内の上記駆動点を、走査回
路（ＳＣＮ） １３によって走査し、上記ＥＭ八へり込
みを認識して所謂ＨＭＡ処理に入る。
、障害ユニット（ＡＲＵ）２内の上記駆動点を、走査回
路（ＳＣＮ） １３によって走査し、上記ＥＭ八へり込
みを認識して所謂ＨＭＡ処理に入る。
該ＨＭＡ処理において、走査回路（ＳＣＮ） １３を起
動し、障害ユニッ）（ＡＲＵ） ２から、上記ＨＭＡ発
生元プロセッサ階、及び該ＨＭＡ割り込みの原因を読み
取り、該読み取ったＥｌ’ｌＡ情報を解析して、実行す
べきＩＰＬの内容を認知し、必要なＨＭＡ処理（即ち、
初期設定、再開処理等）を実行する。
動し、障害ユニッ）（ＡＲＵ） ２から、上記ＨＭＡ発
生元プロセッサ階、及び該ＨＭＡ割り込みの原因を読み
取り、該読み取ったＥｌ’ｌＡ情報を解析して、実行す
べきＩＰＬの内容を認知し、必要なＨＭＡ処理（即ち、
初期設定、再開処理等）を実行する。
このようにして、マルチプロセッサシステムを構成して
いるプロセッサ（ＣＰＵｉ）の１つがダウンした時、健
全な他の総てのプロセッサ（ＣＰＵｊ）は、該ダウンプ
ロセッサ（ＣＰＵｉ）からのＥＭＡ情報を、ソフトウェ
ア的に読み取って認識し、該ＨＭＡ情報に対応したＴＰ
Ｌを実行することができる。
いるプロセッサ（ＣＰＵｉ）の１つがダウンした時、健
全な他の総てのプロセッサ（ＣＰＵｊ）は、該ダウンプ
ロセッサ（ＣＰＵｉ）からのＥＭＡ情報を、ソフトウェ
ア的に読み取って認識し、該ＨＭＡ情報に対応したＴＰ
Ｌを実行することができる。
以上、詳細に説明したように、本発明のマルチプロセッ
サシステムにおける初期プログラムローディング（ＩＰ
Ｌ）方式は、少なくとも、複数個の駆動点２１を付勢で
きる信号分配回路（ＳＤ） １２と、該駆動された複数
個の駆動点２１を走査できる走査回路（ＳＣＮ） １３
を備えたマルチプロセッサシステムにおけるＩＰＬ方式
において、１つのプロセッサ（ＣＰＵｉ） １で発生し
たＥＭ＾要因に対応して、障害ユニット（ＡＲＵ） ２
上に設けられている駆動点２１が、該障害プロセッサ（
ＣＰＵｉ） １の信号分配回路（ＳＤ） １２によって
付勢され、該駆動点２１を他のプロセッサ（ＣＰＵｊ）
１が走査回路（ＳＣＮ） １３で走査して読み取り、
該読み取ったＨＭＡ情報を総合的に認識して、必要なＩ
ＰＬ処理に入ることができるように構成したものである
ので、ダウンプロセッサ（ＣＰＵｉ）１からの叶＾情報
をソフトウェア的にマスクして、該プロセッサ（ＣＰＵ
ｉ） １をシステムから切り離し、縮退（ＦＡＬＬ Ｂ
ＡＣＫ）構成をとることができると共に、誤った聞＾情
報によってＨＭＡ回路１１が起動されることがないと云
う効果がある。
サシステムにおける初期プログラムローディング（ＩＰ
Ｌ）方式は、少なくとも、複数個の駆動点２１を付勢で
きる信号分配回路（ＳＤ） １２と、該駆動された複数
個の駆動点２１を走査できる走査回路（ＳＣＮ） １３
を備えたマルチプロセッサシステムにおけるＩＰＬ方式
において、１つのプロセッサ（ＣＰＵｉ） １で発生し
たＥＭ＾要因に対応して、障害ユニット（ＡＲＵ） ２
上に設けられている駆動点２１が、該障害プロセッサ（
ＣＰＵｉ） １の信号分配回路（ＳＤ） １２によって
付勢され、該駆動点２１を他のプロセッサ（ＣＰＵｊ）
１が走査回路（ＳＣＮ） １３で走査して読み取り、
該読み取ったＨＭＡ情報を総合的に認識して、必要なＩ
ＰＬ処理に入ることができるように構成したものである
ので、ダウンプロセッサ（ＣＰＵｉ）１からの叶＾情報
をソフトウェア的にマスクして、該プロセッサ（ＣＰＵ
ｉ） １をシステムから切り離し、縮退（ＦＡＬＬ Ｂ
ＡＣＫ）構成をとることができると共に、誤った聞＾情
報によってＨＭＡ回路１１が起動されることがないと云
う効果がある。
第１図は本発明のＥＭＡ情報表示、読み取り回路の原理
ブロック図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のＩＰＬ方式をブロック図で示した図。 である。 図面において、 １はプロセッサ（ＣＰＵＯ〜ｉ、ｊ −ｎ、ＣＰＩＪＯ
〜２）１１は聞Ａ回路、１２は信号分配回路（ＳＤ）
。 １３は走査回路（ＳＣＮ）、 ２は障害ユニット（Ａ
ＲＵ） 。 ２１は駆動点。 をそれぞれ示す。 ０ＰｕＯ−ｉノＪ〜ン乙 茅 １ 口 禾［束のｌＰＬ方式゛と♂ａ期ｔろ６ 牟３ 口
ブロック図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のＩＰＬ方式をブロック図で示した図。 である。 図面において、 １はプロセッサ（ＣＰＵＯ〜ｉ、ｊ −ｎ、ＣＰＩＪＯ
〜２）１１は聞Ａ回路、１２は信号分配回路（ＳＤ）
。 １３は走査回路（ＳＣＮ）、 ２は障害ユニット（Ａ
ＲＵ） 。 ２１は駆動点。 をそれぞれ示す。 ０ＰｕＯ−ｉノＪ〜ン乙 茅 １ 口 禾［束のｌＰＬ方式゛と♂ａ期ｔろ６ 牟３ 口
Claims (2)
- （１）少なくとも、複数個の駆動点（２１）を付勢でき
る信号送信回路（ＳＤ）（１２）と、該駆動された複数
個の駆動点（２１）を走査できる走査回路（ＳＣＮ）（
１３）とを備えたマルチプロセッサシステムにおける初
期プログラムローディング方式であって、 １つのプロセッサ（ＣＰＵｉ）（１）で発生した初期プ
ログラムローディング（ＩＰＬ）要因を、他の総てのプ
ロセッサ（ＣＰＵｊ）（１）に通知するのに、該初期プ
ログラムローディング（ＩＰＬ）を指示するプロセッサ
（ＣＰＵｉ）（１）が、上記信号分配回路（ＳＤ）（１
２）を駆動し、 該駆動結果を他のプロセッサ（ＣＰＵｊ）（１）が上記
走査回路（ＳＣＮ）（１３）で読み取ることによって認
識できるようにしたことを特徴とするマルチプロセッサ
システムにおける初期プログラムローディング方式。 - （２）上記初期プログラムローディング（ＩＰＬ）を指
示する手段（２１）として、少なくとも、障害処理ユニ
ット（ＡＲＵ）（２）からの割り込みであることを指示
する手段と、 どのプロセッサ（ＣＰＵｉ）（１）からの指示に従って
、初期プロセッサローディング（ＩＰＬ）を行うかを指
示するプロセッサ番号送出手段と、 上記割り込み原因を示す障害情報を指示する手段と、 を備え、該手段によって得られた情報に基づいて初期プ
ログラムローディング（ＩＰＬ）の内容を認識し、該認
識した初期プログラムローディング（ＩＰＬ）を行うこ
とを特徴とする特許請求の範囲第１項に記載のマルチプ
ロセッサシステムにおける初期プログラムローディング
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100485A JPS61239346A (ja) | 1985-03-14 | 1985-03-14 | マルチプロセツサシステムにおける初期プログラムロ−デイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100485A JPS61239346A (ja) | 1985-03-14 | 1985-03-14 | マルチプロセツサシステムにおける初期プログラムロ−デイング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239346A true JPS61239346A (ja) | 1986-10-24 |
Family
ID=12874624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5100485A Pending JPS61239346A (ja) | 1985-03-14 | 1985-03-14 | マルチプロセツサシステムにおける初期プログラムロ−デイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239346A (ja) |
-
1985
- 1985-03-14 JP JP5100485A patent/JPS61239346A/ja active Pending
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