JPS6123919B2 - - Google Patents
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- JPS6123919B2 JPS6123919B2 JP10664277A JP10664277A JPS6123919B2 JP S6123919 B2 JPS6123919 B2 JP S6123919B2 JP 10664277 A JP10664277 A JP 10664277A JP 10664277 A JP10664277 A JP 10664277A JP S6123919 B2 JPS6123919 B2 JP S6123919B2
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- JP
- Japan
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- digital
- memory
- wire
- transmission line
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- 230000005540 biological transmission Effects 0.000 claims description 32
- 230000002238 attenuated effect Effects 0.000 claims description 9
- 238000011144 upstream manufacturing Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は時分割電話交換機におけるパツド制御
方式に関するものである。
方式に関するものである。
一般に４線式伝送経路を介して、２つの２線式
伝送線路が接続される場合には、なんらかの鳴音
発生抑圧手段をとらないかぎり低伝送損失回路は
構成できないことが知られている。第１図はこの
理由を説明する図面である。
伝送線路が接続される場合には、なんらかの鳴音
発生抑圧手段をとらないかぎり低伝送損失回路は
構成できないことが知られている。第１図はこの
理由を説明する図面である。
第１図において、１，８は電話機、２，７は２
線式伝送線路、３，６は２線式伝送線路と４線式
伝送線路を接続するためのハイブリツド回路、４
は上り方向伝送線路、５は下り方向伝送線路であ
る。
線式伝送線路、３，６は２線式伝送線路と４線式
伝送線路を接続するためのハイブリツド回路、４
は上り方向伝送線路、５は下り方向伝送線路であ
る。
第１図において、電話機１よりの送話電流は２
線式伝送線路を経て、ハイブリツド回路３により
４線式に変換され上り方向伝送線路４へ送出され
る。この送話電流は相手側ハイブリツド回路６に
おいて、２線式に変換され、２線式伝送線路７を
経て、相手電話機８に到達する。
線式伝送線路を経て、ハイブリツド回路３により
４線式に変換され上り方向伝送線路４へ送出され
る。この送話電流は相手側ハイブリツド回路６に
おいて、２線式に変換され、２線式伝送線路７を
経て、相手電話機８に到達する。
また電話機８よりの送話電流は同様にして、２
線式伝送線路７、ハイブリツド回路６、下り方向
伝送線路５、ハイブリツド回路３、２線式伝送線
路２の経路で、電話機１に到達し、これにより電
話機１と電話機８は相互に通話される。しかし主
として２線式伝送線路とハイブリツド回路の接続
点において、そのインピーダンスの不整合のため
反射が生じて、下り方向伝送線路５から上り方向
伝送線路４の方向ならびに上り方向伝送線路４か
ら下り方向伝送線路５の方向に反響電流が流れ、
図中点線矢印で示す環流（ループ電流）を生じ、
これが一定限度を越えると鳴音を発生することに
なる。この鳴音発生を防止するためには、一般に
上り伝送線路４、下り伝送線路５に伝送損失を与
え、且つ２線式線路とハイブリツド回路のインピ
ーダンス整合を充分によくするなどの処理がとら
れる。しかし、このような処置だけでは、数dB
の伝送損失を残留させないと回線の安定化が保て
ないので、従来においては種々の装置により鳴音
を抑圧する手段がとられていたが、これらはいず
れも装置が複雑で経済的でない欠点があつた。
線式伝送線路７、ハイブリツド回路６、下り方向
伝送線路５、ハイブリツド回路３、２線式伝送線
路２の経路で、電話機１に到達し、これにより電
話機１と電話機８は相互に通話される。しかし主
として２線式伝送線路とハイブリツド回路の接続
点において、そのインピーダンスの不整合のため
反射が生じて、下り方向伝送線路５から上り方向
伝送線路４の方向ならびに上り方向伝送線路４か
ら下り方向伝送線路５の方向に反響電流が流れ、
図中点線矢印で示す環流（ループ電流）を生じ、
これが一定限度を越えると鳴音を発生することに
なる。この鳴音発生を防止するためには、一般に
上り伝送線路４、下り伝送線路５に伝送損失を与
え、且つ２線式線路とハイブリツド回路のインピ
ーダンス整合を充分によくするなどの処理がとら
れる。しかし、このような処置だけでは、数dB
の伝送損失を残留させないと回線の安定化が保て
ないので、従来においては種々の装置により鳴音
を抑圧する手段がとられていたが、これらはいず
れも装置が複雑で経済的でない欠点があつた。
第２図は従来方式の一例であるパツド制御方式
のブロツク構成例を示すものである。
のブロツク構成例を示すものである。
第２図において、第１図と同一部分は同一符号
を付してある。
を付してある。
第２図において、９は発信側交換局、１０は交
換局９の４線式入トランク、１１は交換局９の４
線式クロスバスイツチ、１２は交換局９の４線式
出トランク、１３，１４は４線式出トランク１２
に内蔵されたパツド（抵抗減衰器）、１５は相手
側の着信側交換局、１６は４線式入トランク、１
７，１８は１６に内蔵されたパツド（抵抗減衰
器）、１９は相手局１５の４線式クロスバスイツ
チ、２０は４線式出トランクである。
換局９の４線式入トランク、１１は交換局９の４
線式クロスバスイツチ、１２は交換局９の４線式
出トランク、１３，１４は４線式出トランク１２
に内蔵されたパツド（抵抗減衰器）、１５は相手
側の着信側交換局、１６は４線式入トランク、１
７，１８は１６に内蔵されたパツド（抵抗減衰
器）、１９は相手局１５の４線式クロスバスイツ
チ、２０は４線式出トランクである。
以下第２図により鳴音抑止動作を説明する。電
話機１より送出されたダイヤルパルスは、発信側
交換局９内の図示していないマーカに接続され、
相手対地の分析が行なわれる。これにより方路が
決定され、クロスバスイツチ１１を介して、出ト
ランク１２が補捉される。出トランク１４の出力
は上り方向伝送線路４、下り方向伝送線路５を経
て、相手着信交換局１５に接続される。着信交換
局１５においては、受信ダイヤル番号を分析し、
クロスバスイツチ１９を経て、相手加入者の電話
機８に接続する。
話機１より送出されたダイヤルパルスは、発信側
交換局９内の図示していないマーカに接続され、
相手対地の分析が行なわれる。これにより方路が
決定され、クロスバスイツチ１１を介して、出ト
ランク１２が補捉される。出トランク１４の出力
は上り方向伝送線路４、下り方向伝送線路５を経
て、相手着信交換局１５に接続される。着信交換
局１５においては、受信ダイヤル番号を分析し、
クロスバスイツチ１９を経て、相手加入者の電話
機８に接続する。
以上の動作において、発信交換局９では、接続
相手の対地が検知されると発信側交換局９と着信
側交換局１５との間の環流（ルーブ電流）の大き
さが推定できる。この環流を一定値以下として、
鳴音安定条件を維持し、且つ伝送損失を低減する
ため、発信交換局側の回線状態に応じた所定量だ
け出トランク１２内のパツド１３、および１４を
調整する。また相手着信交換局側においても、同
様にして接続される加入者に対応する回線状態に
応じた伝送損失の調整が入トランク１６内のパツ
ド１７，１８によつて行なわれる。
相手の対地が検知されると発信側交換局９と着信
側交換局１５との間の環流（ルーブ電流）の大き
さが推定できる。この環流を一定値以下として、
鳴音安定条件を維持し、且つ伝送損失を低減する
ため、発信交換局側の回線状態に応じた所定量だ
け出トランク１２内のパツド１３、および１４を
調整する。また相手着信交換局側においても、同
様にして接続される加入者に対応する回線状態に
応じた伝送損失の調整が入トランク１６内のパツ
ド１７，１８によつて行なわれる。
以上のパツド制御方式により、鳴音安定条件を
満した交換動作が可能であるが、調整個所が出ト
ランクならびに入トランク対応となるため、ハー
ド量が極めて多くなる欠点があり、経済化が望ま
れている。
満した交換動作が可能であるが、調整個所が出ト
ランクならびに入トランク対応となるため、ハー
ド量が極めて多くなる欠点があり、経済化が望ま
れている。
本発明の目的は、時分割電話交換機において、
デイジタル的に伝送損失を調整するデイジタルパ
ツド制御を行ない、従来トランクに実装していた
パツド調整機能を、これに代えることによりハー
ド量の減少、ならびに回線運用の利便をはかるも
のである。
デイジタル的に伝送損失を調整するデイジタルパ
ツド制御を行ない、従来トランクに実装していた
パツド調整機能を、これに代えることによりハー
ド量の減少、ならびに回線運用の利便をはかるも
のである。
本発明は、時分割電話交換機において、自局内
接続もしくは近距離接続であることを識別すると
コーダの出力パターンをあらかじめ用意しておい
たマツプにより変換して送出させ、これにより、
デコーダ出力レベルを調整するもので、これに起
因する丸め雑音は下記の理由で、充分に実用の範
囲となる。例えばPCM方式の時分割交換機にお
いて発生する量子化雑音、その他の雑音は数局の
多リンク接続においても、実用上差支えないよう
に配分されている。従つて自局内接続または接続
リンク数が少ない近距離接続においては、前記の
マツプ使用に起因する丸め誤差雑音は、充分に許
容できる範囲となる。本発明はここに着目して、
この余裕を使用してデイジタルパツド制御を行な
うものであり、これによりハード量の減少と回線
運用の利便を図つたものである。
接続もしくは近距離接続であることを識別すると
コーダの出力パターンをあらかじめ用意しておい
たマツプにより変換して送出させ、これにより、
デコーダ出力レベルを調整するもので、これに起
因する丸め雑音は下記の理由で、充分に実用の範
囲となる。例えばPCM方式の時分割交換機にお
いて発生する量子化雑音、その他の雑音は数局の
多リンク接続においても、実用上差支えないよう
に配分されている。従つて自局内接続または接続
リンク数が少ない近距離接続においては、前記の
マツプ使用に起因する丸め誤差雑音は、充分に許
容できる範囲となる。本発明はここに着目して、
この余裕を使用してデイジタルパツド制御を行な
うものであり、これによりハード量の減少と回線
運用の利便を図つたものである。
以下図面を用いて本発明を詳細に説明する。第
３図は本発明を適用したデイジタルパツド制御方
式を示す。第３図中破線で囲まれる部分がデイジ
タルパツド制御装置の詳細構成図である。また第
３図において第１図および第２図と同一の部分は
同一に符号を付し、また下り側は省略してある。
この図において２１はアナログ・デイジタル変換
器、２２はデイジタルアナログ変換器、２３は多
重集線スイツチ、２４は多重分配スイツチ、２５
は上り側デイジタルパツド制御装置、２６は下り
側デイジタルパツド制御装置であり、５０は中央
処理装置、５１はスイツチ回路網である。さらに
１００は集線スイツチからの直列信号を並列に変
換するための直並列変換器、１０１は一時蓄積レ
ジスタメモリ、１０２はある一定の減衰則により
減衰させたデータを有する読出専用メモリ（以下
パツドメモリと称す。）、１０３，１０４は他局ま
たは自局および近距離により減衰させないデータ
を用いるか、または減衰させたデータを用いるか
の切替用のアンドゲート、１０５はオアゲート、
１０６は並直列変換器、１０７はタイミング発生
器、１０８は各チヤンネルに対応した近距離（自
局を含む）または他局の表示メモリであり、中央
処理装置５０より書替えが可能である。
３図は本発明を適用したデイジタルパツド制御方
式を示す。第３図中破線で囲まれる部分がデイジ
タルパツド制御装置の詳細構成図である。また第
３図において第１図および第２図と同一の部分は
同一に符号を付し、また下り側は省略してある。
この図において２１はアナログ・デイジタル変換
器、２２はデイジタルアナログ変換器、２３は多
重集線スイツチ、２４は多重分配スイツチ、２５
は上り側デイジタルパツド制御装置、２６は下り
側デイジタルパツド制御装置であり、５０は中央
処理装置、５１はスイツチ回路網である。さらに
１００は集線スイツチからの直列信号を並列に変
換するための直並列変換器、１０１は一時蓄積レ
ジスタメモリ、１０２はある一定の減衰則により
減衰させたデータを有する読出専用メモリ（以下
パツドメモリと称す。）、１０３，１０４は他局ま
たは自局および近距離により減衰させないデータ
を用いるか、または減衰させたデータを用いるか
の切替用のアンドゲート、１０５はオアゲート、
１０６は並直列変換器、１０７はタイミング発生
器、１０８は各チヤンネルに対応した近距離（自
局を含む）または他局の表示メモリであり、中央
処理装置５０より書替えが可能である。
以上の構成によるデイジタルパツド制御方式を
つぎに述べる。加入者からの発信番号により接続
相手回線が選択されると近距離または他局の種別
に応じて、中央処理装置５０から表示メモリ１０
８の対応するチヤンネル位置に、パツドメモリか
らのデータを使用するか否かの表示が設定され
る。今例えば近距離接続の場合を例にとると、ア
ナログ・デイジタル変換器２１によりデイジタル
化され、集線スイツチ２３により多重化された加
入者からの音声符号は、直並列変換器１００に加
わり、レジスタ１０１に蓄積される。この蓄積さ
れた音声符号はアンドゲート１０３に送出される
と共に、パツドメモリ１０２のメモリ読出アドレ
ス選択部に供給され、タイミング回路１０７から
のタイミング信号により、入力音声符号に対応す
る減衰符号がパツドメモリ１０２から読出され、
他方のアンドゲート１０４に供給される。この２
つのアンドゲート１０３および１０４は表示メモ
リ１０８からのゲート信号により近距離接続の場
合は、パツドメモリ１０２からの被減衰データを
オアゲート１０５を通して並直列変換器１０６に
送る。また他局接続の場合にはレジスタ１０１か
らの減衰を受けていないデータをオアゲート１０
５を通して並直列変換器１０６に送る。並直列変
換器１０６は送られてきた並列データを直列に変
換し、スイツチ回路網５１に送出する。
つぎに述べる。加入者からの発信番号により接続
相手回線が選択されると近距離または他局の種別
に応じて、中央処理装置５０から表示メモリ１０
８の対応するチヤンネル位置に、パツドメモリか
らのデータを使用するか否かの表示が設定され
る。今例えば近距離接続の場合を例にとると、ア
ナログ・デイジタル変換器２１によりデイジタル
化され、集線スイツチ２３により多重化された加
入者からの音声符号は、直並列変換器１００に加
わり、レジスタ１０１に蓄積される。この蓄積さ
れた音声符号はアンドゲート１０３に送出される
と共に、パツドメモリ１０２のメモリ読出アドレ
ス選択部に供給され、タイミング回路１０７から
のタイミング信号により、入力音声符号に対応す
る減衰符号がパツドメモリ１０２から読出され、
他方のアンドゲート１０４に供給される。この２
つのアンドゲート１０３および１０４は表示メモ
リ１０８からのゲート信号により近距離接続の場
合は、パツドメモリ１０２からの被減衰データを
オアゲート１０５を通して並直列変換器１０６に
送る。また他局接続の場合にはレジスタ１０１か
らの減衰を受けていないデータをオアゲート１０
５を通して並直列変換器１０６に送る。並直列変
換器１０６は送られてきた並列データを直列に変
換し、スイツチ回路網５１に送出する。
なお近距離接続時において、相手時分割電話交
換機が前述したデイジタルパツド制御機能を有し
ていないときは、相手対地によつて決定される受
信係のデイジタルパツド制御を行なう。デイジタ
ルパツド制御装置２６は、このためのものであ
る。その動作は前述した送信系と殆ど同様である
ので詳細説明は省略するが、表示メモリの内容に
従い、スイツチ回路網からのデータに対して減衰
の必要な場合は、減衰させたデータを選択し、多
重分離スイツチ２４に送出してデコーダ入力に加
えることによりパツド制御を行なうものである。
換機が前述したデイジタルパツド制御機能を有し
ていないときは、相手対地によつて決定される受
信係のデイジタルパツド制御を行なう。デイジタ
ルパツド制御装置２６は、このためのものであ
る。その動作は前述した送信系と殆ど同様である
ので詳細説明は省略するが、表示メモリの内容に
従い、スイツチ回路網からのデータに対して減衰
の必要な場合は、減衰させたデータを選択し、多
重分離スイツチ２４に送出してデコーダ入力に加
えることによりパツド制御を行なうものである。
以上述べたようにして、接続種別に応じてデイ
ジタル信号に減衰を加えることにより、環流ルー
プ回路に適当な減衰を加え、これにより鳴音（反
響）を抑えることができる。
ジタル信号に減衰を加えることにより、環流ルー
プ回路に適当な減衰を加え、これにより鳴音（反
響）を抑えることができる。
以上述べたように、本発明によるパツド制御方
式によれば、従来、交換機の出トランクまたは入
トランクに実装されていたパツドを除去できる。
従つてトランク対応の大量の制御線も不要となり
経済化がはかられる。また代替回線との接続、臨
時回線との接続などの回線運用に対しても、ハー
ドの変更を必要とせず、マツプ内容の変更のみで
対処できる利点が生ずる。
式によれば、従来、交換機の出トランクまたは入
トランクに実装されていたパツドを除去できる。
従つてトランク対応の大量の制御線も不要となり
経済化がはかられる。また代替回線との接続、臨
時回線との接続などの回線運用に対しても、ハー
ドの変更を必要とせず、マツプ内容の変更のみで
対処できる利点が生ずる。
第１図は鳴音発生の説明図、第２図は従来のパ
ツド制御方式を説明するブロツク図、第３図は本
発明によるデイジタルパツド制御方式の一実施例
のブロツク図である。 ３……ハイブリツド回路、２１……アナログ・
デイジタル変換器、２２……デイジタル・アナロ
グ変換器、２３……多重集線スイツチ、２４……
多重分配スイツチ、２５，２６……デイジタルパ
ツド制御装置、１００……直並列変換器、１０１
……一時蓄積レジスタメモリ、１０２……パツド
メモリ、１０３，１０４……アンドゲート、１０
５……オアゲート、１０６……並直列変換器、５
０……中央処理装置、５１……スイツチ回路網。
ツド制御方式を説明するブロツク図、第３図は本
発明によるデイジタルパツド制御方式の一実施例
のブロツク図である。 ３……ハイブリツド回路、２１……アナログ・
デイジタル変換器、２２……デイジタル・アナロ
グ変換器、２３……多重集線スイツチ、２４……
多重分配スイツチ、２５，２６……デイジタルパ
ツド制御装置、１００……直並列変換器、１０１
……一時蓄積レジスタメモリ、１０２……パツド
メモリ、１０３，１０４……アンドゲート、１０
５……オアゲート、１０６……並直列変換器、５
０……中央処理装置、５１……スイツチ回路網。
Claims (1)
- １ 時分割電話交換機において、アナログ・デイ
ジタル符号変換器とスイツチ回路網の間の送受い
ずれか一方または双方の経路に、通話音声デイジ
タル符号をある一定の減衰則により減衰させたデ
ータに変換するメモリを設けると共に、近距離接
続の場合には、中央処理装置からの制御信号によ
り前記メモリからの被減衰データを選択する手段
を設けることにより、接続対地に応じた減衰が時
分割多重に与えられるようにすることを特徴とす
るデイジタルパツド制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10664277A JPS5440505A (en) | 1977-09-07 | 1977-09-07 | Digital pad control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10664277A JPS5440505A (en) | 1977-09-07 | 1977-09-07 | Digital pad control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5440505A JPS5440505A (en) | 1979-03-30 |
| JPS6123919B2 true JPS6123919B2 (ja) | 1986-06-07 |
Family
ID=14438764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10664277A Granted JPS5440505A (en) | 1977-09-07 | 1977-09-07 | Digital pad control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5440505A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934791A (ja) * | 1982-08-20 | 1984-02-25 | Nec Corp | パツド制御方式 |
-
1977
- 1977-09-07 JP JP10664277A patent/JPS5440505A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5440505A (en) | 1979-03-30 |
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