JPS61235944A - 加減算器 - Google Patents
加減算器Info
- Publication number
- JPS61235944A JPS61235944A JP60077826A JP7782685A JPS61235944A JP S61235944 A JPS61235944 A JP S61235944A JP 60077826 A JP60077826 A JP 60077826A JP 7782685 A JP7782685 A JP 7782685A JP S61235944 A JPS61235944 A JP S61235944A
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- JP
- Japan
- Prior art keywords
- data
- subtraction
- complex addition
- complex
- circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/4806—Computations with complex numbers
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータフロー型計算機に使用する演算モジュー
ルに関し、特に演算精度よシも演算速度の向上を目的と
した複素加減算モジュールに関する。
ルに関し、特に演算精度よシも演算速度の向上を目的と
した複素加減算モジュールに関する。
（従来の技術）
従来のデータフロー型計算機を使用した複素加減算の技
術を第３図（ｂ）・第４図（ｂ）および第５図（ｂ）に
よって説明する。
術を第３図（ｂ）・第４図（ｂ）および第５図（ｂ）に
よって説明する。
第３図（ｂ）は従来のデータフロー型計算機に使用する
データバス信号の一例を示す構成図、第４図（ｂ）は従
来のデータフロー型計算機に使用して複素加減算を行う
構成の一例を示すブロック図、第５図（ｂ）は従来のデ
ータフロー型計算機に使用して複素加減算を行う方法の
一例を示すブロック図である。
データバス信号の一例を示す構成図、第４図（ｂ）は従
来のデータフロー型計算機に使用して複素加減算を行う
構成の一例を示すブロック図、第５図（ｂ）は従来のデ
ータフロー型計算機に使用して複素加減算を行う方法の
一例を示すブロック図である。
従来から高速フーリエ変換等を行うにあたシ、複素数の
加算・減算素子が必要であシ高速演算によシ応用範囲が
広くなるのでデータフロー計算機が用いられてきた。こ
のため従来はこのデータバス信号の例としては第３図（
ｂ）に示すようにモジ−一ルセレクトタッグＭＳＦ（以
下セレクトフラグという）と変数名部ＩＤとデータ部Ｄ
Ａからなっておシ、データ部ＤＡは指数部工と実仮数部
Ｒまたは虚仮数部Ｊのいずれか一方から構成されている
。すなわち１個の複素データは実数部を含むものと虚数
部を含むものとの合計２個のデータバス信号から成って
いる。
加算・減算素子が必要であシ高速演算によシ応用範囲が
広くなるのでデータフロー計算機が用いられてきた。こ
のため従来はこのデータバス信号の例としては第３図（
ｂ）に示すようにモジ−一ルセレクトタッグＭＳＦ（以
下セレクトフラグという）と変数名部ＩＤとデータ部Ｄ
Ａからなっておシ、データ部ＤＡは指数部工と実仮数部
Ｒまたは虚仮数部Ｊのいずれか一方から構成されている
。すなわち１個の複素データは実数部を含むものと虚数
部を含むものとの合計２個のデータバス信号から成って
いる。
次に２個の複素データの加減算を行う方法は、第５図（
ｂ）に示すようにＡ−Ｂ２個の複素数は実数部と虚数部
に別れてお、９．Ａ十ＢおよびＡ−Ｂを求めるには加算
モジュールと減算モジュール各２個が必要となる。加算
モジュールと減算モジュール数を各１個として各モジュ
ールの演算を２個行なわせる方法もあるが使用される延
モジュール数は変らず４個となる。
ｂ）に示すようにＡ−Ｂ２個の複素数は実数部と虚数部
に別れてお、９．Ａ十ＢおよびＡ−Ｂを求めるには加算
モジュールと減算モジュール各２個が必要となる。加算
モジュールと減算モジュール数を各１個として各モジュ
ールの演算を２個行なわせる方法もあるが使用される延
モジュール数は変らず４個となる。
これらを具体化したものが第４図（ｂ）に示すブロック
図である。複素データのおのおのはメモリＭＥＭからリ
ーダＲ・データバス７４・リングインタフェースＲＩＦ
を通りデータバス７３にある所定の加算モジー−ルＡま
だは減算モジー−ルＤに入力し、その演算結果がふたた
び逆の道順を通ってライタＷを経てメモＩＪＮＥＭへ入
力されて計算が終了する。
図である。複素データのおのおのはメモリＭＥＭからリ
ーダＲ・データバス７４・リングインタフェースＲＩＦ
を通りデータバス７３にある所定の加算モジー−ルＡま
だは減算モジー−ルＤに入力し、その演算結果がふたた
び逆の道順を通ってライタＷを経てメモＩＪＮＥＭへ入
力されて計算が終了する。
この方法では、データの精度に関係なく実数部と虚数部
が別々のデータバス信号に含まれるため使用する演算モ
ジュールが多く、演算モジュール間のデータ移動が増加
しデータバスを占有する時間が増加する。またメモリ〜
の入出力データも多いのでリーダおよびライタの占有時
間も増加する。
が別々のデータバス信号に含まれるため使用する演算モ
ジュールが多く、演算モジュール間のデータ移動が増加
しデータバスを占有する時間が増加する。またメモリ〜
の入出力データも多いのでリーダおよびライタの占有時
間も増加する。
そのため数多く置いた演算モジー−ルの能力が充分に発
揮できない。
揮できない。
（発明が解決しようとする問題点）
本発明が解決しようとする従来の技術の問題点は上述の
ように、演算モジュール間のデータ移動量が多いのでバ
ス占有率の増加、メモリの入出力データが多いためリー
ダおよびライダ占有率の増加などがあシ、そのため演算
モジュールの能力が充分発揮できないという点にある。
ように、演算モジュール間のデータ移動量が多いのでバ
ス占有率の増加、メモリの入出力データが多いためリー
ダおよびライダ占有率の増加などがあシ、そのため演算
モジュールの能力が充分発揮できないという点にある。
従って本発明の目的は、上期欠点を解決した複素加減算
モジュールを提供することにある。
モジュールを提供することにある。
（問題点を解決するだめの手段）
本発明の複素加減算モジー−ルは、データフロー型計算
機のモジー−ルにおいて、少なくとも指数部と実仮数部
と虚仮数部からなるデータ部と変数名部とを含む２個の
データ信号を受入し、２個の前記データ信号が揃ったと
きそのデータ部を複素加減算手段に出力し、前記複素加
減算手段から演算結果を入力し、前記演算結果を受入し
た前記データ信号と同一形態で送出する待合せ手段と、
少なくとも前記演算に必要な２個の前記データ部を前記
待合せ手段より入力し、２個の前記データ部の複素加減
算を行い、その演算結果を前記待合せ手段に出力する前
記加減算手段とを備えて構成される。
機のモジー−ルにおいて、少なくとも指数部と実仮数部
と虚仮数部からなるデータ部と変数名部とを含む２個の
データ信号を受入し、２個の前記データ信号が揃ったと
きそのデータ部を複素加減算手段に出力し、前記複素加
減算手段から演算結果を入力し、前記演算結果を受入し
た前記データ信号と同一形態で送出する待合せ手段と、
少なくとも前記演算に必要な２個の前記データ部を前記
待合せ手段より入力し、２個の前記データ部の複素加減
算を行い、その演算結果を前記待合せ手段に出力する前
記加減算手段とを備えて構成される。
（実施例）
次に本発明について実施例を示す図面を参照して詳細に
説明する。第１図は本発明の一実施例の構成を示すブロ
ック図、第２図は本発明の一実施例の詳細な構成を示す
ブロック図、第３図伸）は本発明に使用するデータバス
信号の一例を示す構成図、第４図（ａ）は本発明による
複素加減算を行う構成の一例を示すブロック図、第５図
（ａ）は本発明による複素加減算を行う方法の一例を示
す説明図である。
説明する。第１図は本発明の一実施例の構成を示すブロ
ック図、第２図は本発明の一実施例の詳細な構成を示す
ブロック図、第３図伸）は本発明に使用するデータバス
信号の一例を示す構成図、第４図（ａ）は本発明による
複素加減算を行う構成の一例を示すブロック図、第５図
（ａ）は本発明による複素加減算を行う方法の一例を示
す説明図である。
本発明の実施例の概要について説明する。
合成開口レーダの画像処理・ソーナーの信号処理などに
使用する高速７−リエ変換処理に付随する複素数演算は
、演算速度を高める必要はあるが演算精度は低くてもよ
い点に１目して、１個のデータバス信号の中に実数部と
虚数部とを含ませて１個のモジュールの中で加減算を行
わしめる方法を採用したものである。
使用する高速７−リエ変換処理に付随する複素数演算は
、演算速度を高める必要はあるが演算精度は低くてもよ
い点に１目して、１個のデータバス信号の中に実数部と
虚数部とを含ませて１個のモジュールの中で加減算を行
わしめる方法を採用したものである。
まずデータバス信号の構成は第３図（ａ）を参照するに
セレクトフラグＭＳＦと変数名部ＩＤとデータ部ＤＡと
からなっておシ、データ部ＤＡは指数部■と実仮数部Ｒ
と虚仮数部Ｊで構成されている。
セレクトフラグＭＳＦと変数名部ＩＤとデータ部ＤＡと
からなっておシ、データ部ＤＡは指数部■と実仮数部Ｒ
と虚仮数部Ｊで構成されている。
指数部工は実仮数部Ｒと虚仮数部Ｊに共通である。
１個のモジュールで加減算を行うのでこの方法は第５図
伸）の説明図によると、複素数ＡおよびＢが入力され複
素加減算モジーールＣＡ中で演算がなされ、その結果は
Ａ十ＢとＡ−Ｂとが得られる。
伸）の説明図によると、複素数ＡおよびＢが入力され複
素加減算モジーールＣＡ中で演算がなされ、その結果は
Ａ十ＢとＡ−Ｂとが得られる。
従って使用される延モジュール数は１個で１）、データ
バスの混雑を防ぐことになる。
バスの混雑を防ぐことになる。
次にこの演算を行う構成は第４図（ａ）を参照すると複
素データはデータバス信号としてメモリＭＵＭからリー
ダＲ・データバス７２・リングインタフェースＲＩＰを
通りデータバス７１にある複素加算モジュールＣＡＫ入
力し、その演算結果はふたたび逆の道順を通シライタＷ
を経てメモリＭＥＭへ入力され計算が終了する。
素データはデータバス信号としてメモリＭＵＭからリー
ダＲ・データバス７２・リングインタフェースＲＩＰを
通りデータバス７１にある複素加算モジュールＣＡＫ入
力し、その演算結果はふたたび逆の道順を通シライタＷ
を経てメモリＭＥＭへ入力され計算が終了する。
以上のようにリングデータバス方式を例としてデータフ
ロー型計算機を用いて複素加減算を行ったときは、従来
の技術と比較すると、データバス信号や演算モジュール
の数が減少しデータバスが有効に使用でき計算機の演算
速度を増大させることができる。
ロー型計算機を用いて複素加減算を行ったときは、従来
の技術と比較すると、データバス信号や演算モジュール
の数が減少しデータバスが有効に使用でき計算機の演算
速度を増大させることができる。
従ってこの場合の演算モジエールは第１図に示すように
、バスインタフェース６１に入力したデータバス信号１
０１から必要なデータ信号を取出し、複素加減算モジー
ール１の待合せ回路２に入力する。待合せ回路２では、
他の１個のデータ信号の入力するのを待合せてデータ部
ＤＡのみを複素加減算回路３に送って、ここで演算を行
いその結果は待合せ回路２およびバスインタフェース６
１を通してデータバス信号１０１となってデータバスに
出力する。
、バスインタフェース６１に入力したデータバス信号１
０１から必要なデータ信号を取出し、複素加減算モジー
ール１の待合せ回路２に入力する。待合せ回路２では、
他の１個のデータ信号の入力するのを待合せてデータ部
ＤＡのみを複素加減算回路３に送って、ここで演算を行
いその結果は待合せ回路２およびバスインタフェース６
１を通してデータバス信号１０１となってデータバスに
出力する。
ここで本発明の実施例の構成と動作について説明する。
第２図を参照するにこの実施例は待合せ回路２と、複素
加減算回路３とを備えている。また複素加減算回路３は
、加算器３１・３２と、減算器３３・３４と、制御回路
３６とを備えている。
加減算回路３とを備えている。また複素加減算回路３は
、加算器３１・３２と、減算器３３・３４と、制御回路
３６とを備えている。
データバス信号１００は、バスインタフェース６１で取
込まれる。データバス信号のセレクトフラグＭＳＦが当
該モジュールを示しているものであれば、変数名部ＩＤ
とデータ部ＤＡをデータ信号として待合せ回路２に供給
しそこで記憶され、他の１個のデータ信号を待合せる。
込まれる。データバス信号のセレクトフラグＭＳＦが当
該モジュールを示しているものであれば、変数名部ＩＤ
とデータ部ＤＡをデータ信号として待合せ回路２に供給
しそこで記憶され、他の１個のデータ信号を待合せる。
次のデータ信号がこれと同じ方法で待合せ回路２に入力
したときけ、このデータ信号と先に入力して記憶したデ
ータ信号の両者のデータ部ＤＡが出力され複素加減算回
路３に供給される。これと同時にデータ信号の中から変
数名部Ｉｆ）を取シ出してその名称と待合せ回路２の中
にある索引表とを照合し、加算器３１・３２および減算
器３３・３４を制御するだめの第一の制御信号２０８を
制御回路３６に入力させる。
したときけ、このデータ信号と先に入力して記憶したデ
ータ信号の両者のデータ部ＤＡが出力され複素加減算回
路３に供給される。これと同時にデータ信号の中から変
数名部Ｉｆ）を取シ出してその名称と待合せ回路２の中
にある索引表とを照合し、加算器３１・３２および減算
器３３・３４を制御するだめの第一の制御信号２０８を
制御回路３６に入力させる。
複素加減算回路３に入力した２個のデータ部ＤＤＡを参
照付号２０１と２０２で区別し、このデータ部２０１・
２０２が制御回路３６から出力される第二の制御信号２
０４・〜・２０７の制御に従って（例えばゲートを開く
などの方法で）加算器３１・３２減算器３３・３４に入
力され演算を行う。
照付号２０１と２０２で区別し、このデータ部２０１・
２０２が制御回路３６から出力される第二の制御信号２
０４・〜・２０７の制御に従って（例えばゲートを開く
などの方法で）加算器３１・３２減算器３３・３４に入
力され演算を行う。
その演算結果は、第二の制御信号２０４・〜・２０７に
従って加算データと減算データとを直列にしてデータ部
２０３として待合せ回路２へ供給される。
従って加算データと減算データとを直列にしてデータ部
２０３として待合せ回路２へ供給される。
待合せ回路２では、データ部２０３をふたたび加算デー
タと減算データとに分割し、それぞれを参照付号ＤＡと
し、これに変数名部ｉＤとセレクトフラグＭ８Ｆとを付
加してバスインタフェース６１を通してデータバス信号
１０１となってデータバスに出力する。
タと減算データとに分割し、それぞれを参照付号ＤＡと
し、これに変数名部ｉＤとセレクトフラグＭ８Ｆとを付
加してバスインタフェース６１を通してデータバス信号
１０１となってデータバスに出力する。
複素加減算回路３を構成している加算器３１・３２と減
算器３３・３４は構造上簡単な操作によって機能の変更
が可能であることが多い。例えば、変数名部ＩＤの内容
によっては加算器と減算器を入替えたいときに、待合せ
回路２であらかじめ用意した索引表と変数名部ＩＤとを
照合してその結果、待合せ回路２から制御回路３６へ出
力する第一の制御信号２０８を通して制御回路３６から
出力する第二の制御信号に上述した入替のための信号を
加えるようにしておけばよい。
算器３３・３４は構造上簡単な操作によって機能の変更
が可能であることが多い。例えば、変数名部ＩＤの内容
によっては加算器と減算器を入替えたいときに、待合せ
回路２であらかじめ用意した索引表と変数名部ＩＤとを
照合してその結果、待合せ回路２から制御回路３６へ出
力する第一の制御信号２０８を通して制御回路３６から
出力する第二の制御信号に上述した入替のための信号を
加えるようにしておけばよい。
（発明の効果）
以上詳細に説明したように、本発明の複素加減算モジュ
ールは、これをデータフロー型計算機に適用するとき延
演算モジュールの数が４個から１個に減じ従ってデータ
移動量が減少するのでバス占有率も減少して演算の高速
化ができるという効果がある。
ールは、これをデータフロー型計算機に適用するとき延
演算モジュールの数が４個から１個に減じ従ってデータ
移動量が減少するのでバス占有率も減少して演算の高速
化ができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の詳細な構成を示すブロック図
、第３図（ａ）は本発明に使用するデータバス信号の一
例を示す構成図、第３図（ｂ）は従来のデータフロー型
計算機に使用するデータバス信号の一例を示す構成図、
第４図（ａ）は本発明による複素加減算を行う構成の一
例を示すブロック図、第４図（ｂ）は従来のデータフロ
ー型計算機を使用して複素加減算を行う構成の一例を示
すブロック図、第５図（ａ）は本発明による複素加減算
を行う方法の一例を示す説明図、第５図（ｂ）は従来の
データフロー型計算機を使用して複素加減算を行う方法
の一例を示す説明図である。 １・・・・・・複素加減算モジュール、２・・・・・・
待合せ回路、３・・・・・・複素加減算回路、６１・・
・・・・バスインタフェース。 ／）！ 第 ７ 凹 し−一―＋−＋―−−−−−−−響−―−１募 ２ 凹 ＮΣＦ：七ジ゛ユールセ１／７ＦフラグＩＤ ：妻］
牧系苛 ７″ ：；１旨数１Ｆ 尺 ：又孜１１粁 Ｊ ：ヅ恢数ギ ＤＡ ： デ゛−ｙ 絡 弄 ３ 図 Ａ −カｕｌ！□Ｅシｈ−ル Ｗ： ヲＡ７Ｄ−，う
＊に二ｉ乳 Ｆ： リークーキ ４ 凹 −−リ
２図は本発明の一実施例の詳細な構成を示すブロック図
、第３図（ａ）は本発明に使用するデータバス信号の一
例を示す構成図、第３図（ｂ）は従来のデータフロー型
計算機に使用するデータバス信号の一例を示す構成図、
第４図（ａ）は本発明による複素加減算を行う構成の一
例を示すブロック図、第４図（ｂ）は従来のデータフロ
ー型計算機を使用して複素加減算を行う構成の一例を示
すブロック図、第５図（ａ）は本発明による複素加減算
を行う方法の一例を示す説明図、第５図（ｂ）は従来の
データフロー型計算機を使用して複素加減算を行う方法
の一例を示す説明図である。 １・・・・・・複素加減算モジュール、２・・・・・・
待合せ回路、３・・・・・・複素加減算回路、６１・・
・・・・バスインタフェース。 ／）！ 第 ７ 凹 し−一―＋−＋―−−−−−−−響−―−１募 ２ 凹 ＮΣＦ：七ジ゛ユールセ１／７ＦフラグＩＤ ：妻］
牧系苛 ７″ ：；１旨数１Ｆ 尺 ：又孜１１粁 Ｊ ：ヅ恢数ギ ＤＡ ： デ゛−ｙ 絡 弄 ３ 図 Ａ −カｕｌ！□Ｅシｈ−ル Ｗ： ヲＡ７Ｄ−，う
＊に二ｉ乳 Ｆ： リークーキ ４ 凹 −−リ
Claims (1)
- 【特許請求の範囲】 データフロー型計算機のモジュールにおいて、少なくと
も指数部と実仮数部と虚仮数部からなるデータ部と変数
名部とを含む２個のデータ信号を受入し、２個の前記デ
ータ信号が揃ったときそのデータ部を複素加減算手段に
出力し、前記複素加減算手段から演算結果を入力し、前
記演算結果を受入した前記データ信号と同一形態で送出
する待合せ手段と、 少なくとも前記演算に必要な２個の前記データ部を前記
待合せ手段より入力し、２個の前記データ部の複素加減
算を行い、その演算結果を前記待合せ手段に出力する前
記加減算手段とを備えてなる複素加減算モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077826A JPS61235944A (ja) | 1985-04-12 | 1985-04-12 | 加減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077826A JPS61235944A (ja) | 1985-04-12 | 1985-04-12 | 加減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61235944A true JPS61235944A (ja) | 1986-10-21 |
Family
ID=13644842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077826A Pending JPS61235944A (ja) | 1985-04-12 | 1985-04-12 | 加減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235944A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146361A (en) * | 1981-03-06 | 1982-09-09 | Hitachi Ltd | Decentralized processing method |
| JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
| JPS5969845A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | デ−タ駆動制御方式 |
-
1985
- 1985-04-12 JP JP60077826A patent/JPS61235944A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146361A (en) * | 1981-03-06 | 1982-09-09 | Hitachi Ltd | Decentralized processing method |
| JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
| JPS5969845A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | デ−タ駆動制御方式 |
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