JPS61229125A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS61229125A JPS61229125A JP7000485A JP7000485A JPS61229125A JP S61229125 A JPS61229125 A JP S61229125A JP 7000485 A JP7000485 A JP 7000485A JP 7000485 A JP7000485 A JP 7000485A JP S61229125 A JPS61229125 A JP S61229125A
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- Japan
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- instruction
- instruction code
- code string
- memory
- arithmetic processing
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Links
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100381929 Arabidopsis thaliana BPC2 gene Proteins 0.000 description 1
- FPPNZSSZRUTDAP-UWFZAAFLSA-N carbenicillin Chemical compound N([C@H]1[C@H]2SC([C@@H](N2C1=O)C(O)=O)(C)C)C(=O)C(C(O)=O)C1=CC=CC=C1 FPPNZSSZRUTDAP-UWFZAAFLSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
- G06F9/381—Loop buffering
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
本発明はメインメモリ等の記憶装置より命令を読み込み
、該読み込んだ命令コードに従い演算処理を実行する演
算処理装置に関するものである。
、該読み込んだ命令コードに従い演算処理を実行する演
算処理装置に関するものである。
［開示の概要］
本明細書及び図面は、メインメモリ等の記憶装置より命
令を読み込み、該読み込んだ命令コードに従い演算処理
を実行する＠頁処理装置に関するもので、記憶手段より
命令コードを読み込み、該読み込んだ命令コードに従い
処理を実行する演算処理装置であって、前記記憶手段よ
り命令コード列を読み込み、実行しながら前記命令コー
ド列を順次記憶する命令記憶手段を備え、前記命令記憶
手段に記憶されている前記命令コード列の繰り返し実行
開始命令により、前記命令記憶手段より前記命令コード
列を読み出し実行することを特徴とするｖＩ算処理装置
の技術を開示するものである。
令を読み込み、該読み込んだ命令コードに従い演算処理
を実行する＠頁処理装置に関するもので、記憶手段より
命令コードを読み込み、該読み込んだ命令コードに従い
処理を実行する演算処理装置であって、前記記憶手段よ
り命令コード列を読み込み、実行しながら前記命令コー
ド列を順次記憶する命令記憶手段を備え、前記命令記憶
手段に記憶されている前記命令コード列の繰り返し実行
開始命令により、前記命令記憶手段より前記命令コード
列を読み出し実行することを特徴とするｖＩ算処理装置
の技術を開示するものである。
［従来の技術ｊ
従来、この種の演算処理装置においては、メインメモリ
に実行手順である命令プログラムが格納されており、こ
のメインメモリ中の命令プログラム列をプログラムカウ
ンタの保持値に対応した番地より順次読み出し、実行し
ている。
に実行手順である命令プログラムが格納されており、こ
のメインメモリ中の命令プログラム列をプログラムカウ
ンタの保持値に対応した番地より順次読み出し、実行し
ている。
この従来の演算処理装置の概略ブロック図を第２図に示
す。
す。
図中３は全体の制御を司どる制御回路、４は演算処理を
行なうアキュムレータ（以下ＡＬＵと称す）、５は次に
実行する命令語のメモリアドレスを指示するプログラム
カウンタ、６はメモリ１４よりプログラムカウンタ５の
内容に従って読み出された命令を格納する命令レジスタ
である。７は命令レジスタ６の命令の解析を行なう命令
デコーダ、８はメモリ１４のアドレスを指定するメモリ
アドレスレジスタ、９はメモリ１４に書き込み又はメモ
リ１４より読み出したデータを一時格納するメモリデー
タレジスタである。１３はメモリ制御回路、１４はプロ
グラム命令列が記憶されていると共に、演算処理装置で
の処理において発生するデータを一時記憶するメモリで
ある。
行なうアキュムレータ（以下ＡＬＵと称す）、５は次に
実行する命令語のメモリアドレスを指示するプログラム
カウンタ、６はメモリ１４よりプログラムカウンタ５の
内容に従って読み出された命令を格納する命令レジスタ
である。７は命令レジスタ６の命令の解析を行なう命令
デコーダ、８はメモリ１４のアドレスを指定するメモリ
アドレスレジスタ、９はメモリ１４に書き込み又はメモ
リ１４より読み出したデータを一時格納するメモリデー
タレジスタである。１３はメモリ制御回路、１４はプロ
グラム命令列が記憶されていると共に、演算処理装置で
の処理において発生するデータを一時記憶するメモリで
ある。
プログラムカウンタ５の内容がメモリアドレスレジスタ
８に格納され、メモリ制御回路１３にこのメモリアドレ
スレジスタ８よりのアドレスデータが送られると、その
アドレスに対応したデータ、即ちプログラム命令がメモ
リ１４よりメモリデータレジスタ９に読み込まれ、この
命令コードが命令レジスタ６に送られる。この命令コー
ドは命令デコーダ７で解析され、解析結果は制御回路３
に送られ、解析結果に従った処理が実行される。この時
プログラムカウンタ５の値はその内容がメモリアドレス
レジスタ８に格納された後に１つカウントアツプされ、
次の命令コード読出し時にはこの個がメモリアドレスレ
ジスタ８に格納され、前述と同様の動作が実行されるこ
とになる。
８に格納され、メモリ制御回路１３にこのメモリアドレ
スレジスタ８よりのアドレスデータが送られると、その
アドレスに対応したデータ、即ちプログラム命令がメモ
リ１４よりメモリデータレジスタ９に読み込まれ、この
命令コードが命令レジスタ６に送られる。この命令コー
ドは命令デコーダ７で解析され、解析結果は制御回路３
に送られ、解析結果に従った処理が実行される。この時
プログラムカウンタ５の値はその内容がメモリアドレス
レジスタ８に格納された後に１つカウントアツプされ、
次の命令コード読出し時にはこの個がメモリアドレスレ
ジスタ８に格納され、前述と同様の動作が実行されるこ
とになる。
この様にある命令を実行する毎に命令コードをメモリ１
４より読み出さねばならす、この命令の読込み時にはア
ドレスバスに対するアドレスデータを出力確定させ、そ
の後制御回路３よりメモリ制御回路１３に制御信号を出
力して行なわなければならない、このためこの命令の読
込み時間が他の命令の解析実行処理時間を遅らせてしま
っていた。
４より読み出さねばならす、この命令の読込み時にはア
ドレスバスに対するアドレスデータを出力確定させ、そ
の後制御回路３よりメモリ制御回路１３に制御信号を出
力して行なわなければならない、このためこの命令の読
込み時間が他の命令の解析実行処理時間を遅らせてしま
っていた。
又、これを避け、処理の高速化を計るため、大型のＣＰ
Ｕ装置においてはパイプライン処理を行なっているが、
実行制御も複雑となってしまい、構成も複雑となり、高
価格化を招いていた。またこの場合においても、特に命
令の読み込み回数が多く、多くの処理時間を要する処理
ルーチンが同プログラム内で何回も使用されると、全体
としてＣＰＵの処理を遅らす原因ともなっていた。
Ｕ装置においてはパイプライン処理を行なっているが、
実行制御も複雑となってしまい、構成も複雑となり、高
価格化を招いていた。またこの場合においても、特に命
令の読み込み回数が多く、多くの処理時間を要する処理
ルーチンが同プログラム内で何回も使用されると、全体
としてＣＰＵの処理を遅らす原因ともなっていた。
［発明が解決しようとする問題点］
本発明は上述従来技術の欠点に鑑みなされたもので、演
算処理装置に一定竜の繰り返して実行される命令データ
を前もって記憶しておく手段を備え、該手段に記憶され
ている命令を繰り返し読込み、実行することにより命令
読込み時間を短縮し、処理速度の高速化を実現した演算
処理装置を提供することにある。
算処理装置に一定竜の繰り返して実行される命令データ
を前もって記憶しておく手段を備え、該手段に記憶され
ている命令を繰り返し読込み、実行することにより命令
読込み時間を短縮し、処理速度の高速化を実現した演算
処理装置を提供することにある。
Ｌ問題点を解決するための手段］
この問題を解決する一手段として１例えば第１図に示す
実施例の演算処理装置は、命令記憶手段として命令バッ
ファ２０を備える。
実施例の演算処理装置は、命令記憶手段として命令バッ
ファ２０を備える。
［作用］
かかる第１図の構成において、記憶手段としてのメモリ
１４より命令コード列を読み出し、実行しながら命令記
憶手段としての命令へソファ２０に前記命令コード列を
順次記憶させ、前記命令バッファ２０に記憶されている
前記命令コード列の繰り返し実行命令により、前記命令
バッファ２０より前記命令コード列を読み出し実行する
。
１４より命令コード列を読み出し、実行しながら命令記
憶手段としての命令へソファ２０に前記命令コード列を
順次記憶させ、前記命令バッファ２０に記憶されている
前記命令コード列の繰り返し実行命令により、前記命令
バッファ２０より前記命令コード列を読み出し実行する
。
１実施例Ｊ
以下、図面を参照して本発明に係る一実施例を詳説する
。
。
第１図は本発明に係る一実施例のブロック図であり、第
２図と同様構成には同一番号を附してあす、同一構成に
ついての説明は重複するので省略する。
２図と同様構成には同一番号を附してあす、同一構成に
ついての説明は重複するので省略する。
第１図において、２は全体の制御を司どる制御回路であ
り、制御回路２では命令デコーダ７で解析された実行す
べき命令の解析結果に従って、内部メモリ２ａに内蔵さ
れているマイクロプログラムが選択され、命令処理に対
応する各種信号の出力及び、各種信号の読取り、判別処
理が実行される。ここで、制御回路２はマイクロプログ
ラム内蔵タイプではなく、論理回路で全てが形成された
ものでもよいことはいうまでもない。
り、制御回路２では命令デコーダ７で解析された実行す
べき命令の解析結果に従って、内部メモリ２ａに内蔵さ
れているマイクロプログラムが選択され、命令処理に対
応する各種信号の出力及び、各種信号の読取り、判別処
理が実行される。ここで、制御回路２はマイクロプログ
ラム内蔵タイプではなく、論理回路で全てが形成された
ものでもよいことはいうまでもない。
また、２０はメモリ１４より読込んだ命令に基づき、命
令コード列を記憶しておく命令バッファであり、命令バ
ッファは高速にて読み／書きが行なえ、読み／書きデー
タは内部バスｌＯを介して授受され、この出力データは
必要に応じて命令レジスタ６に信号線２４を介して与え
られ、其他必要に応じて不図示のレジスタ等に直接格納
される。２１は命令バッファ２０のアドレスを指示する
バッファポインタ（ＲＰＣ）である。
令コード列を記憶しておく命令バッファであり、命令バ
ッファは高速にて読み／書きが行なえ、読み／書きデー
タは内部バスｌＯを介して授受され、この出力データは
必要に応じて命令レジスタ６に信号線２４を介して与え
られ、其他必要に応じて不図示のレジスタ等に直接格納
される。２１は命令バッファ２０のアドレスを指示する
バッファポインタ（ＲＰＣ）である。
スタートプログラムアドレスレジスタ（ＳＰＣ）２２は
命令バッファ２０に命令コード列を記憶する場合に、プ
ログラムカウンタ５の先頭アドレスを格納するレジスタ
、エンドプログラムアドレスレジスタ（ＥＰＣ）２３は
命令バッファ２０に命令コード列の記憶が完了した時の
プログラムカウンタ５の内容を格納するレジスタである
。
命令バッファ２０に命令コード列を記憶する場合に、プ
ログラムカウンタ５の先頭アドレスを格納するレジスタ
、エンドプログラムアドレスレジスタ（ＥＰＣ）２３は
命令バッファ２０に命令コード列の記憶が完了した時の
プログラムカウンタ５の内容を格納するレジスタである
。
第３図に示す命令コード列３０がメモリ１４のプログラ
ム上に現われると、まずループ開始命令３１が命令デコ
ーダ７によって認識され、制御回路２はプログラムカウ
ンタ５の内容をバス２５上に出力し、５ＰＣ２２に書き
込み、信号線２６によりＢＰＣ２１をイニシャライズし
て、命令バッファ２０の先頭アドレスを指示するように
する。
ム上に現われると、まずループ開始命令３１が命令デコ
ーダ７によって認識され、制御回路２はプログラムカウ
ンタ５の内容をバス２５上に出力し、５ＰＣ２２に書き
込み、信号線２６によりＢＰＣ２１をイニシャライズし
て、命令バッファ２０の先頭アドレスを指示するように
する。
つづいて命令コード列３２をメモリ１４によりメモリデ
ータレジスタ９に読み出し、命令レジスタ６を通して命
令デコーダ７により命令を判断し順次実行する。それと
同時に命令コード列３２はメモリデータレジスタ９より
内部バスｌＯに読み出され、プログラムカウンタ５に同
期してカウントされるＢＰＣ２１で指示される命令バッ
ファ２０のアドレスに順次格納される。
ータレジスタ９に読み出し、命令レジスタ６を通して命
令デコーダ７により命令を判断し順次実行する。それと
同時に命令コード列３２はメモリデータレジスタ９より
内部バスｌＯに読み出され、プログラムカウンタ５に同
期してカウントされるＢＰＣ２１で指示される命令バッ
ファ２０のアドレスに順次格納される。
ループ命令コード列の最終命令を示す条件ルーズ命令３
３が命令デコーダ７によって認識されると、制御回路２
はプログラムカウンタ５の内容をＥＰＣ２３に格納し、
条件ループ命令３３の条件が満足された場合はその飛び
先を調べる。飛び先のアドレスＡＤＲ２−３が５ＰＣ２
２のイ１以とで、ＥＰＣ２３の傾以下のときは、命令バ
ッファ２０に格納されている命令コード列の繰り返し実
行であると考えられるため、プログラムカウンタ５を停
止Ｆさせ、ＥＰＣ２３の値より飛び先のアドレスＡＤＲ
２−３を差し引き、この値をＢＰＣ２１の値より引くこ
とにより、命令バッファ２０内の戻りアドレスを決足す
る。この戻りアドレスは内部バス１０を介してＢＰＣ２
１にセットされ、ＢＰＣ２１でアドレスされた命令バッ
ファ２０の内容が順次内部バス１０に読み出され信号線
２４により命令レジスタ６に読み込まれて実行される。
３が命令デコーダ７によって認識されると、制御回路２
はプログラムカウンタ５の内容をＥＰＣ２３に格納し、
条件ループ命令３３の条件が満足された場合はその飛び
先を調べる。飛び先のアドレスＡＤＲ２−３が５ＰＣ２
２のイ１以とで、ＥＰＣ２３の傾以下のときは、命令バ
ッファ２０に格納されている命令コード列の繰り返し実
行であると考えられるため、プログラムカウンタ５を停
止Ｆさせ、ＥＰＣ２３の値より飛び先のアドレスＡＤＲ
２−３を差し引き、この値をＢＰＣ２１の値より引くこ
とにより、命令バッファ２０内の戻りアドレスを決足す
る。この戻りアドレスは内部バス１０を介してＢＰＣ２
１にセットされ、ＢＰＣ２１でアドレスされた命令バッ
ファ２０の内容が順次内部バス１０に読み出され信号線
２４により命令レジスタ６に読み込まれて実行される。
一方条件ループ命令３３の条件が満足されなかったり、
また条件が満足してもその飛び先が５ＰＣ２２の値とＥ
ＰＣ２３の値の間にない場合は、命令バッファ２０に格
納された命令コード列３２は実行されず、プログラムカ
ウンタ５で指示されるメモリ１４より命令コードを読み
出し実行する、通常の命令実行モードに入る。
また条件が満足してもその飛び先が５ＰＣ２２の値とＥ
ＰＣ２３の値の間にない場合は、命令バッファ２０に格
納された命令コード列３２は実行されず、プログラムカ
ウンタ５で指示されるメモリ１４より命令コードを読み
出し実行する、通常の命令実行モードに入る。
第４図（ａ）、（ｂ）は制御部２のプログラム記憶エリ
ア２−１に格納されている制御プログラムの動作を示す
フローチャートで、以下第４図（ａ）、（ｂ）に従って
動作を詳細に説明する。
ア２−１に格納されている制御プログラムの動作を示す
フローチャートで、以下第４図（ａ）、（ｂ）に従って
動作を詳細に説明する。
本フローチャートが動作に入る前はＲＦＬＧ２−４とＷ
Ｆ ＬＧ ２−５は共に０にクリアされているものとす
る。まずステップＳ４０で制御回路２のＲＡＭ部２−２
とＲＦＬＧ２−４が１、即ち命令へソファ２０から命令
コード列を読み出すモードかどうかを調べる。ＲＦＬＧ
２−４がＯのときはステップＳ４１に進み、プログラム
カウンタ５の指示するメモリ１４より命令を読み込み。
Ｆ ＬＧ ２−５は共に０にクリアされているものとす
る。まずステップＳ４０で制御回路２のＲＡＭ部２−２
とＲＦＬＧ２−４が１、即ち命令へソファ２０から命令
コード列を読み出すモードかどうかを調べる。ＲＦＬＧ
２−４がＯのときはステップＳ４１に進み、プログラム
カウンタ５の指示するメモリ１４より命令を読み込み。
ステップＳ４２でプログラムカウンタ５を進め。
次の命令コードの読み込みに備える。つぎにステップＳ
４３に進み、ＲＡＭ部２−２のＷＦＬＧ２−５が１かど
うか、即ち命令バッファ２０への書き込み中かどうかを
みる。
４３に進み、ＲＡＭ部２−２のＷＦＬＧ２−５が１かど
うか、即ち命令バッファ２０への書き込み中かどうかを
みる。
Ｓき込み中でない時はステップＳ４８に進むが、書き込
み中のときはステップＳ４４でＲＰＣ２１の指示する命
令バッファ２０のアドレスにステップ３４１でメモリ１
４より読み出した命令コードを書き込む。ステップＳ４
５ではＢＰＣ２１を進み、次の命令バッファ２０への命
令コードの３き込みに備える。一方ステップ５４０でＲ
ＦＬＧ２−４が１のときは、ステップＳ４６に進み、Ｂ
ＰＣ２１の指示する命令バッファ２０のアドレスより命
令コードを内部バス１０に取り出し、信号Ｍ２４により
命令レジスタ６にセットし、ステップＳ４７でＢＰＣ２
１を進め、次の命令バッファ２０よりの命令コードの読
み出しに備える。
み中のときはステップＳ４４でＲＰＣ２１の指示する命
令バッファ２０のアドレスにステップ３４１でメモリ１
４より読み出した命令コードを書き込む。ステップＳ４
５ではＢＰＣ２１を進み、次の命令バッファ２０への命
令コードの３き込みに備える。一方ステップ５４０でＲ
ＦＬＧ２−４が１のときは、ステップＳ４６に進み、Ｂ
ＰＣ２１の指示する命令バッファ２０のアドレスより命
令コードを内部バス１０に取り出し、信号Ｍ２４により
命令レジスタ６にセットし、ステップＳ４７でＢＰＣ２
１を進め、次の命令バッファ２０よりの命令コードの読
み出しに備える。
ステップ３４８では命令デコーダ７により命令を判断し
、まずループ開始命令３１かどうかをみる。ループ開始
命令３１と判断されると、ステップＳ４９に進みＢＰＣ
２１をリセットし、ステップ３５０でプログラムカウン
タ５の内容を５ＰＣ２２にセットする。これで後続の命
令コード列３２の先頭アドレスが５ＰＣ２２にセットさ
れたことになる。つぎにステップＳ５１に進み、命令バ
ッファ２０への書き込みモードを示すＷＦＬＧ２−５を
１にして再びフェッチサイクルに戻る。
、まずループ開始命令３１かどうかをみる。ループ開始
命令３１と判断されると、ステップＳ４９に進みＢＰＣ
２１をリセットし、ステップ３５０でプログラムカウン
タ５の内容を５ＰＣ２２にセットする。これで後続の命
令コード列３２の先頭アドレスが５ＰＣ２２にセットさ
れたことになる。つぎにステップＳ５１に進み、命令バ
ッファ２０への書き込みモードを示すＷＦＬＧ２−５を
１にして再びフェッチサイクルに戻る。
ステップＳ４８でループ開始命令３１と判断されなけれ
ば、ステップＳ５２に進み命令を実行し、ステップ５５
３で条件ループ命令３３かどうかをみる０条件ループ命
令３３でなければ命令フェッチサイクルに戻る。ステッ
プＳ５３で条件ループ命令３３と判断されると、ステッ
プＳ５４でプログラムカウンタ５の内容をＥＰＣ２３に
セットする。これでＥＰＣ２３には、条件ループ命令３
３の格納されていたメモリ１４のアドレスの次のアドレ
スが格納されたことになる。
ば、ステップＳ５２に進み命令を実行し、ステップ５５
３で条件ループ命令３３かどうかをみる０条件ループ命
令３３でなければ命令フェッチサイクルに戻る。ステッ
プＳ５３で条件ループ命令３３と判断されると、ステッ
プＳ５４でプログラムカウンタ５の内容をＥＰＣ２３に
セットする。これでＥＰＣ２３には、条件ループ命令３
３の格納されていたメモリ１４のアドレスの次のアドレ
スが格納されたことになる。
ステップＳ５５では条件ループ命令３３の条件が満足さ
れているかをみ、満足していなければステップ３５６に
進み、ＲＦＬＧ２−４とＷＦＬＧ２−５をクリアする。
れているかをみ、満足していなければステップ３５６に
進み、ＲＦＬＧ２−４とＷＦＬＧ２−５をクリアする。
ステップＳ５５で条件が満足されている時は、ステップ
Ｓ５７に進み、飛び先アドレスを決定し、ＡＤＲ２−３
に格納する。
Ｓ５７に進み、飛び先アドレスを決定し、ＡＤＲ２−３
に格納する。
これは相対ジャンプまたは間接ジャンプ等であってもよ
く、求められたＡＤＲ２−３はメモリ１４丑の絶対アド
レスを指示している。
く、求められたＡＤＲ２−３はメモリ１４丑の絶対アド
レスを指示している。
ステップＳ５８では求められたＡＤＲ２−３の個と５Ｐ
Ｃ２２およびＥＰＣ２３の値を比較し。
Ｃ２２およびＥＰＣ２３の値を比較し。
５ＰＣ２２よりも大でＥＰＣ２３よりも小のときにステ
ップＳ５９に進む、即ちこれは飛び先の命令コード列が
命令バッファ２０に格納されているかを調べ、格納され
ていればステップＳ５９でＥＰＣ２３よりＡＤＲ２−３
の個を引き、この差をＢＰＣ２１より引くことにより、
命令バッファ２０の戻り先アドレスをＢＰＣ２１にセッ
トしている。
ップＳ５９に進む、即ちこれは飛び先の命令コード列が
命令バッファ２０に格納されているかを調べ、格納され
ていればステップＳ５９でＥＰＣ２３よりＡＤＲ２−３
の個を引き、この差をＢＰＣ２１より引くことにより、
命令バッファ２０の戻り先アドレスをＢＰＣ２１にセッ
トしている。
ステップ３６０ではＷＦＬＧ２−５をＯにして命令バッ
ファ２０への書き込みモードを解除し、ＲＦＬＧ２−４
を１にして、現在以降は命令バッファ２０の命令コード
列の実行を行うようにしている。ステップ３５８で飛び
先アドレスが命令バッファ２０内に存在しないときは、
ステップＳ５６に進みＲＦＬＧ２−４ 、ＷＦＬＧ２−
５の両方をクリアして再びフェッチサイクルに戻るよう
にしている。
ファ２０への書き込みモードを解除し、ＲＦＬＧ２−４
を１にして、現在以降は命令バッファ２０の命令コード
列の実行を行うようにしている。ステップ３５８で飛び
先アドレスが命令バッファ２０内に存在しないときは、
ステップＳ５６に進みＲＦＬＧ２−４ 、ＷＦＬＧ２−
５の両方をクリアして再びフェッチサイクルに戻るよう
にしている。
［発明の効果Ｊ
以Ｅ述べた如く本発明によれば、演算処理−ａ置に繰り
返し実行される命令データを記憶しておく記憶手段を備
え、該記憶手段に記憶されている命令を繰り返し読込み
実行することにより、命令読込み時間の短縮、処理速度
の高速化が実現できるという効果がある。
返し実行される命令データを記憶しておく記憶手段を備
え、該記憶手段に記憶されている命令を繰り返し読込み
実行することにより、命令読込み時間の短縮、処理速度
の高速化が実現できるという効果がある。
第１図は本発明に係る一実施例のブロック構成図、
第２図は従来の＠算処理装置の命令読込み処理のブロッ
ク構成図、 第３図は本実施例のループ命令コード列を示す図、 第４図（ａ）、（ｂ）は本実施例の命令解析及び命令処
理を示すフローチャートである。 図中２，３・・・制御回路、２−１・・・プログラム記
憶部、２−２・・・ＲＡＭ、２−３・・・ＡＤＨ１２−
４・・・ＲＦＬＧ、２−５・・・ＷＦＬＧ、５・・・プ
ログラムカウンタ、６・・・命令レジスタ、７・・・命
令デコーダ、１０・・・内部パス、１３・・・メモリ制
御回路、１４・・・メモリ、２０・・・命令バッファ、
２１・・・バッファポインタＣＢＰＣ）、２２・・・ス
タートプログラムアドレスレジスタ（ＳＰＣ）、２３・
・・エンドプログラムアドレスレジスタ（ＥＰＣ）、３
１・・・ループ開始命令、３３・・・条件ループ命令で
ある。
ク構成図、 第３図は本実施例のループ命令コード列を示す図、 第４図（ａ）、（ｂ）は本実施例の命令解析及び命令処
理を示すフローチャートである。 図中２，３・・・制御回路、２−１・・・プログラム記
憶部、２−２・・・ＲＡＭ、２−３・・・ＡＤＨ１２−
４・・・ＲＦＬＧ、２−５・・・ＷＦＬＧ、５・・・プ
ログラムカウンタ、６・・・命令レジスタ、７・・・命
令デコーダ、１０・・・内部パス、１３・・・メモリ制
御回路、１４・・・メモリ、２０・・・命令バッファ、
２１・・・バッファポインタＣＢＰＣ）、２２・・・ス
タートプログラムアドレスレジスタ（ＳＰＣ）、２３・
・・エンドプログラムアドレスレジスタ（ＥＰＣ）、３
１・・・ループ開始命令、３３・・・条件ループ命令で
ある。
Claims (3)
- （１）記憶手段より命令コードを読み込み、該読み込ん
だ命令コードに従い処理を実行する演算処理装置であっ
て、前記記憶手段より命令コード列を読み込み、実行し
ながら前記命令コード列を順次記憶する命令記憶手段を
備え、前記命令記憶手段に記憶されている前記命令コー
ド列の繰り返し実行開始命令により、前記命令記憶手段
より前記命令コード列を読み出し実行することを特徴と
する演算処理装置。 - （２）繰り返し実行命令が条件付き飛越し命令であるこ
とを特徴とする特許請求の範囲第１項に記載の演算処理
装置。 - （３）繰り返し実行命令の飛び先の命令コード列が、命
令記憶手段に格納されているかを判定する判定手段を備
えたことを特徴とする特許請求の範囲第１項に記載の演
算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000485A JPS61229125A (ja) | 1985-04-04 | 1985-04-04 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000485A JPS61229125A (ja) | 1985-04-04 | 1985-04-04 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229125A true JPS61229125A (ja) | 1986-10-13 |
Family
ID=13419024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000485A Pending JPS61229125A (ja) | 1985-04-04 | 1985-04-04 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036351A1 (fr) * | 1997-02-17 | 1998-08-20 | Hitachi, Ltd. | Processeur de donnees |
-
1985
- 1985-04-04 JP JP7000485A patent/JPS61229125A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036351A1 (fr) * | 1997-02-17 | 1998-08-20 | Hitachi, Ltd. | Processeur de donnees |
| US6505295B1 (en) | 1997-02-17 | 2003-01-07 | Hitachi, Ltd. | Data processor |
| US7080240B2 (en) | 1997-02-17 | 2006-07-18 | Hitachi, Ltd. | Data processing apparatus |
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