JPS61225874A - Field effect transistor - Google Patents
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は電界効果トランジスタに関し、さらに詳細に
いえば、ＩＣ，ＬＳＩの構成要素であるトランジスタと
して特に好適に使用される電界効果トランジスタに関す
る。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a field effect transistor, and more specifically, to a field effect transistor particularly suitably used as a transistor that is a component of an IC or an LSI.
〈従来の技術〉
ＩＣ，ＬＳＩに用いられる電界効果トランジスタ（以下
、ＦＥＴと略称する）としては、金属−半導体接合型Ｆ
ＥＴ （以下、ＭＥＳＦＥＴと略称する）、金属−絶縁
物一半導体接合型ＦＥＴ （以下、ＭＩＳＦＥＴと略称
する）、およびｐｎ接合型ＦＥＴ （以下、ＪＦＥＴと
略称する）が一般的に使用されている。そして、例えば
Ｊ、 Ａ、旧ｇｇｉｎｓ。<Prior art> As field effect transistors (hereinafter abbreviated as FETs) used in ICs and LSIs, metal-semiconductor junction type FETs are used.
ET (hereinafter abbreviated as MESFET), metal-insulator-semiconductor junction FET (hereinafter abbreviated as MISFET), and pn junction FET (hereinafter abbreviated as JFET) are commonly used. And for example J, A, old ggins.
夏ＥＥＥ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ−２５
，Ｎｏ、６（１９７８） ５８７ ；Ｅ、Ｙａｍａ
ｇｕｃｈｉ、Ｊ、Ｊ、＾、Ｐ、２３（１）（１９８４）
Ｌ、４９：Ｃ，Ｙ、ＣｈＯｎ、ＡＩ）ｔ）１．ＰｈＶｓ
、Ｌ（３ｔｔ、４０（５）（１９ｇ２） ４０１等にお
いて、これらの電界効果ｉ−ランジスタが詳細に説明さ
れている。さらに詳細に説明すると、■ 従来のＭＥＳ
ＦＥＴにおいては、例えば第４図に示す構成が採用され
ている。このＭＥＳＦＥＴは、半絶縁性基板（１１）上
にエピタキシャル成長により動作層（１２）が形成され
、動作ｗＩ（１２）上にソース電極（１５）、ドレイン
電極（１６）として用いられるオーミック接合電極が形
成されているとともに、ゲート電極（１４）として用い
られるショットキ接合電極が形成されている。Summer EEE, Electron Devices-25
, No. 6 (1978) 587; E, Yama
guchi, J. J.^, P., 23(1) (1984)
L, 49:C, Y, ChOn, AI)t)1. PhVs
, L(3tt, 40(5)(19g2) 401, etc.), these field effect i-transistors are explained in detail.
For example, the configuration shown in FIG. 4 is employed in the FET. In this MESFET, an active layer (12) is formed by epitaxial growth on a semi-insulating substrate (11), and ohmic junction electrodes used as a source electrode (15) and a drain electrode (16) are formed on the active layer (12). At the same time, a Schottky junction electrode used as a gate electrode (14) is formed.
■ また、従来のＭＩＳＦＥＴにおいては、第５図に示
す構成が採用されている。このＭＩＳＦＥＴは、半絶縁
性基板（２１）上にエピタキシャル成長により動作層（
２２）が形成され、動作層（２２）上にソース電極（２
５）、ドレイン電極（２６）として用いられるオーミッ
ク接合電極が形成されているとともに、絶縁物層（２３
）を介在させて、ゲート電極（２４）が形成されている
。(2) Furthermore, in the conventional MISFET, the configuration shown in FIG. 5 is adopted. This MISFET is formed by epitaxial growth on a semi-insulating substrate (21).
22) is formed, and a source electrode (22) is formed on the active layer (22).
5), an ohmic contact electrode used as a drain electrode (26) is formed, and an insulator layer (23) is formed.
), and a gate electrode (24) is formed therebetween.
■ さらに、従来のＪＦＥＴにおいては、第６図に示す
構成が採用されている。このＪＦＥＴは、半絶縁性基板
（３１）上にエピタキシャル成長によりｎ型半導体から
なる動作層（３２）が形成され、動作層（３２）の上に
ソース電極（３５）、ドレイン電極（３６）として用い
られるオーミック接合電極が形成されているとともに、
動作層（３２）と同じ組成のｐ＋半導体層（３３）を介
在させて、ゲート電極（３４）が形成されている。(2) Furthermore, in the conventional JFET, the configuration shown in FIG. 6 is adopted. In this JFET, an active layer (32) made of an n-type semiconductor is formed by epitaxial growth on a semi-insulating substrate (31), and is used as a source electrode (35) and a drain electrode (36) on the active layer (32). In addition to forming an ohmic contact electrode,
A gate electrode (34) is formed with a p+ semiconductor layer (33) having the same composition as the active layer (32) interposed therebetween.
〈発明が解決しようとする問題点〉
上記のＭＥＳＦＥＴにおいては、動作層（１２）とゲー
ト電極（１４）とをショットキ接合させる必要があるの
で、動作層（１２）として使用可能な半導体材料の選択
の余地が著しく狭いという問題がある。<Problems to be Solved by the Invention> In the above MESFET, it is necessary to form a Schottky junction between the active layer (12) and the gate electrode (14), so it is important to select a semiconductor material that can be used as the active layer (12). The problem is that there is very little room for this.
例えば、化合物半導体を用いて動作層を形成することを
考えた場合、実際に作製されているＭＥＳＦＥＴの動作
層（１２）はＧａ Ａｓで形成されているのが殆どであ
り、ＧａＡＳよりも電子移動度が高いＩｎ Ｐ、Ｉｎ
Ｇａ Ａｓ、Ｉｎ Ｓｂ等で動作ｘ １−ｘ
層を形成した良好な特性のＭＥＳＦＥＴは、ゲート電極
金属として使用されるＡＩ、Ａｕ等との間でのショット
キ接合の形成が困難であることから、未だ実現されてい
ない。For example, when considering forming an active layer using a compound semiconductor, most of the active layers (12) of MESFETs that are actually manufactured are formed of GaAs, which has a higher electron transfer rate than GaAs. High degree of In P, In
MESFETs with good characteristics in which the operating It has not been realized yet.
また、上記のＭＩＳＦＥＴにおいては、ゲート電極（２
４）と動作層（２２）との間に、動作層（２２）とは全
く異質な結晶構造を有する絶縁物層（２３）を介在させ
た構成であるから、動作層（２２）と絶縁物層（２３）
との間に多くの単位が発生し、ＦＥＴ特性を劣化させて
いるという問題がある。In addition, in the above MISFET, the gate electrode (2
4) and the active layer (22), an insulating layer (23) having a crystal structure completely different from that of the active layer (22) is interposed. Layer (23)
There is a problem in that many units are generated between the two and the FET characteristics are deteriorated.
さらに、上記のＪＦＥＴにおいては、ｎ型半導体からな
る動作ＰＩ（３２）とゲート電極（３４）との間にｐ型
不純物をドーピングし、或は選択拡散することにより形
成されたｐ＋半導体層（３３）を介在させた構成である
から、ｐ−ｎ接合界面での逆方向または順方向耐圧は、
バンドギャップが小さい半導体では小さくなり、一般に
電子移動度が大きいＩｎＡｓ、ＩｎＳｂ等のように、バ
ンドギャップが小さい半導体材料については、その有効
性が著しく小さくなるという問題がある。また、ｐ＋半
導体層（３３）を得るために添加するｐ型不純物は固相
内拡数を行なうのであるから、動作層厚の制御性を悪く
するという問題もある。Furthermore, in the above JFET, a p + semiconductor layer (33 ), the reverse or forward breakdown voltage at the p-n junction interface is
There is a problem in that semiconductor materials with a small band gap, such as InAs, InSb, etc., which generally have high electron mobility, have a significantly reduced effectiveness. Furthermore, since the p-type impurity added to obtain the p+ semiconductor layer (33) undergoes expansion within the solid phase, there is also the problem of poor controllability of the active layer thickness.
さらには、作製プロヒス上の観点からみると、絶縁物層
、またはｐ１半導体層を形成する場合には、ソース電極
、ドレイン電極と動作層とのオーミック接合を形成する
ために、ソース電極、ドレイン電極と動作層との間に介
在する絶縁物層、ｐ＋半導体層を選択的に除去する必要
があり、作製工程が複雑化するという問題がある。Furthermore, from the viewpoint of manufacturing process, when forming an insulator layer or a p1 semiconductor layer, in order to form an ohmic contact between the source electrode, drain electrode and the active layer, it is necessary to It is necessary to selectively remove the insulating layer and the p+ semiconductor layer interposed between the active layer and the active layer, which poses a problem of complicating the manufacturing process.
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
作製工程を簡素化できるとともに、材料選択の自由度を
高めることができ、しかも優れた特性を発揮できる電界
効果トランジスタを提供することを目的としている。<Object of the invention> This invention was made in view of the above problems,
It is an object of the present invention to provide a field effect transistor that can simplify the manufacturing process, increase the degree of freedom in material selection, and exhibit excellent characteristics.
く問題点を解決するための手段〉
上記の目的を達成するための、この発明の電界効果トラ
ンジスタは、動作層と、半導体層と、ショットキゲート
電極とから構成されており、上記動作層は、半絶縁性半
導体基板上にエピタキシャル成長により形成されたもの
であり、上記半導体層は、動作層上に、エピタキシャル
成長により、形成されたものであって、動作層とは格子
定数が異なり、かつショットキ接合を形成することが容
易な、或はバンドギャップの大きいものであり、格子不
整転移が発生し始める臨界層厚以下のｌｌ２Ｎに形成さ
れている。また、上記ショットキゲート電極は、半導体
層上に形成されたものである。Means for Solving Problems> To achieve the above object, a field effect transistor of the present invention is composed of an active layer, a semiconductor layer, and a Schottky gate electrode, and the active layer comprises: The semiconductor layer is formed by epitaxial growth on a semi-insulating semiconductor substrate, and the semiconductor layer is formed by epitaxial growth on the active layer, has a different lattice constant from the active layer, and has a Schottky junction. It is easy to form or has a large band gap, and is formed to have a thickness of 112N below the critical layer thickness at which lattice mismatch transitions begin to occur. Further, the Schottky gate electrode is formed on a semiconductor layer.
但し、上記動作層は、ショットキ接合電極を形成するこ
との困難な高電子移動度動作層であってもよく、上記半
導体層は、閃亜鉛鉱型の結晶構造を有するものであって
もよい。However, the operating layer may be a high electron mobility operating layer in which it is difficult to form a Schottky junction electrode, and the semiconductor layer may have a zinc blende crystal structure.
〈作用〉
上記の構成の電界効果トランジスタであれば、動作層上
にエピタキシャル成長により、動作層とは格子定数が異
なり、かつショットキ接合を形成することが容易な、或
はバンドギャップの大きい半導体層を形成し、この半導
体層上にゲート電極を形成することにより、ゲート電極
と動作層との間で良好なショットキ接合を形成し、良好
なＦＥＴ特性を発揮することができる。特にショットキ
接合電極を形成することが困難な高電子移動度動作層に
対しても、半導体層の作用により良好なショットキ接合
を形成することができる。<Function> In a field effect transistor having the above structure, a semiconductor layer having a lattice constant different from that of the active layer and with which it is easy to form a Schottky junction or having a large band gap is formed by epitaxial growth on the active layer. By forming a gate electrode on this semiconductor layer, a good Schottky junction can be formed between the gate electrode and the active layer, and good FET characteristics can be exhibited. In particular, even in a high electron mobility operating layer in which it is difficult to form a Schottky junction electrode, a good Schottky junction can be formed by the action of the semiconductor layer.
〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。<Example> Hereinafter, embodiments will be described in detail with reference to the accompanying drawings showing examples.
第１図はこの発明の電界効果トランジスタの一実施例を
示す縦断面図であり、半絶縁性半導体基板（１）上に動
作１ｍ （２）を形成し、動作層（２）上に半導体Ｗ！
Ｉ （３）を形成し、さらに半導体層（３）上にショッ
トキゲート電極（４）を形成しているとともに、ショッ
トキゲート電極（４）から離隔させてソース電極（５１
，およびドレイン電極（６）を形成している。FIG. 1 is a longitudinal cross-sectional view showing one embodiment of a field effect transistor of the present invention, in which a 1m active layer (2) is formed on a semi-insulating semiconductor substrate (1), and a semiconductor W layer is formed on the active layer (2). !
A Schottky gate electrode (4) is formed on the semiconductor layer (3), and a source electrode (51) is formed at a distance from the Schottky gate electrode (4).
, and a drain electrode (6).
さらに詳細に説明すると、上記半絶縁性半導体基板（１
）は、ＩｎＰにＦｅをドープしたものであり、上記動作
＋１１（２）は、Ｉｎ Ｇａ Ａｓをエビタ０
．５３ ０．４７
キシヤル成長により０．１μｍの層厚に形成したもので
あり、上記半導体ＩＩ（３１は、ＡＩ ＡＳをエピタキ
シャル成長により約３０Ａの層厚に形成したものであり
、上記ショットキゲート電極（４）は、Ａ１金属で構成
されたものであり、上記ソース電極（５）、およヒトレ
イン電？４ｉ（６］は、Ａｕ Ｇｅ Ｎｉ合金で構成さ
れたものである。To explain in more detail, the semi-insulating semiconductor substrate (1
) is InP doped with Fe, and the above operation +11 (2) is InGaAs doped with Evita 0
．． 53 0.47 The above-mentioned semiconductor II (31) is formed by epitaxial growth to a layer thickness of about 30 A, and the above-mentioned Schottky gate electrode (4 ) is made of Al metal, and the source electrode (5) and the electrode 4i (6) are made of AuGeNi alloy.
以上の構成とすることにより、ショットキゲート電極（
４）と動作１１！（２）との間の接合は、電流−電圧特
性を示す第２図に明らかなように、良好なショットキ特
性を示すショットキ接合となる。一方、第３図はＩｎ
Ｇａ Ａｓ層の上に直接Ａ１Ｇ、５３ ０．
４７
金属を蒸着した場合の電流−電圧特性を示したものであ
り、直線状を呈しているので、ショットキ特性を有して
いないことが分かる。このことからも明らかなように、
動作層（２）としてのＩｎ０．５３Ｑａ Ａｓ層の
上に直接Ａ１金属を蒸着するの０．４７
ではなく、先ず半導体層（３）としてのＡＩ ＡＳ層を
形成し、その上にショットキゲート電極（４）としての
Ａ１金属を蒸着する構成とすることにより、ショットキ
接合を得ることができるのである。With the above configuration, the Schottky gate electrode (
4) and action 11! As is clear from FIG. 2, which shows the current-voltage characteristics, the junction between (2) and (2) is a Schottky junction that exhibits good Schottky characteristics. On the other hand, Figure 3 shows In
A1G directly on top of the GaAs layer, 53 0.
47 This shows the current-voltage characteristics when metal is vapor-deposited.Since the current-voltage characteristics are linear, it can be seen that they do not have Schottky characteristics. As is clear from this,
Instead of depositing A1 metal directly on the In0.53QaAs layer as the active layer (2), we first form an AI AS layer as the semiconductor layer (3) and then deposit the Schottky gate electrode ( A Schottky junction can be obtained by using a configuration in which the A1 metal as described in 4) is vapor-deposited.
この点についてさらに詳細に説明すると、Ｉｎ Ｇ
ａ Ａｓ層とＡＩＡＳ層とは、トモ０．５３ ０
．４７
に結晶構造が閃亜鉛鉱型であり、この点だけをみても、
ＭＩＳＦＥＴで問題とされている、結晶構造が異なる絶
縁物層と動作層との界面で発生する準位の数と比較して
有利であるが、これだけではなく、Ｉｎ Ｑａ
Ａｓ層とＡＩ Ａｓ層との０．５３ ０．４７
格子不整が約−３，８％と大きいにも拘わらず、ＡＩＡ
ｓＪＩが臨界層厚である約５０〜６０Ａ以下であれば、
格子不整に基く転移を導入することなく、ＡｌＡｓ１ｆ
をエピタキシャル成長させることができた。このような
現象については、ＪＪ、Ｈａｔｔｈｅｗｓ、Ｊ、Ｃｒｙ
ｓｔａｌ Ｇｒｏｗｔｈ ２７（１９７４） １１８；
Ｊ、１１．ｖａｎ ｄｅｒ Ｈｅｒｗｅ、Ｊ、Ａｐｐｌ
、Ｐｈｙｓ、３４（１９６３） １１７等に詳細に記載
されている。To explain this point in more detail, In G
a The As layer and the AIAS layer are 0.53 0
．． 47 has a zincblende crystal structure, and from this point alone,
Although it is advantageous compared to the number of levels generated at the interface between the insulator layer and the active layer, which have different crystal structures, which is a problem in MISFETs, In Qa
0.53 0.47 Although the lattice mismatch between the As layer and the AI As layer is as large as approximately -3.8%, the AIA
If sJI is below the critical layer thickness of about 50-60A,
AlAs1f without introducing dislocations based on lattice misalignment
could be grown epitaxially. Regarding such phenomena, J.J., Hatthews, J., Cry.
stal Growth 27 (1974) 118;
J, 11. van der Herwe, J., Appl.
, Phys, 34 (1963) 117, etc.
また、ソース電極（５］、およびドレイン電極（６）の
形成については、半導体層（３）としてのＡＩＡＳＩが
約３０八と極めて薄く形成されているので、オーミック
接合電極を形成するために従来から汎用されている合金
化熱処理を施すことにより、ＡｕＧｅＮｉ合金がＡＩＡ
ｓＪＩからなる半導体ａｉ（３１を貫通して拡散し、直
接Ｉｎ Ｇａ Ａｓ層か０．５３ ０．４７
らなる動作層（２）にオーミック接合させることができ
た。In addition, regarding the formation of the source electrode (5) and the drain electrode (6), since the AIASI as the semiconductor layer (3) is formed extremely thin at about 30. AuGeNi alloy becomes AIA by applying commonly used alloying heat treatment.
It was possible to diffuse through the semiconductor ai (31) made of sJI and directly make an ohmic contact with the active layer (2) made of an InGaAs layer or 0.53 0.47.
この結果、従来のＭＩＳＦＥＴと比較してゲート電極部
分における界面単位が著しく少ないＦＥＴ８得ることが
できた。また、従来のＪ ＦＥＴにおいて問題となる、
ｐ型不純物の固相内拡数に起因する動作層厚の制御性の
困難さを解消することができ、ｐ−ｎ接合における充分
な耐圧を得るために、動作層としてバンドギャップが大
きい半導体材料をしようする必要性を解消することがで
きた。さらに、絶縁物層、ｐ＋半導体層を介在させてゲ
ート電極を形成し、ソース電極、ドレイン電極を形成す
る場合に上記絶縁物層、ｐ＋半導体層を選択的に除去す
る従来のＦＥＴと比較して、ＡｌＡｓ１ｔを除去させる
ことなく、ソース電極、ドレイン電極を動作層に対して
オーミック接合させることができ、作製工程を簡素化す
ることができた。As a result, it was possible to obtain a FET 8 with significantly fewer interface units in the gate electrode portion than in conventional MISFETs. In addition, there are problems with conventional J FETs.
In order to solve the difficulty in controlling the active layer thickness due to the expansion of p-type impurities in the solid phase, and to obtain sufficient breakdown voltage in the p-n junction, semiconductor materials with a large band gap are used as the active layer. We were able to eliminate the need to do so. Furthermore, compared to a conventional FET in which a gate electrode is formed with an insulating layer and a p+ semiconductor layer interposed therebetween, the insulating layer and p+ semiconductor layer are selectively removed when forming a source electrode and a drain electrode. , the source electrode and the drain electrode could be ohmically connected to the active layer without removing AlAs1t, and the manufacturing process could be simplified.
尚、この発明は上記の実施例に限定されるものではなく
、例えば動作層をＩｎ Ｇａ ＡｓＯ，５３０
，４７
層とする代わりにＩｎ Ａｓ ＩＩ、ＩｎＳｂ層、或は
これらの混晶とすることができる他、半導体層をＡＩＡ
Ｓ層とする代わりにＧａ Ａｓ １１２、Ｇａ Ｎｌｉ
。It should be noted that the present invention is not limited to the above-mentioned embodiments. For example, the active layer may be made of InGaAsO, 530
, 47 layer, it is possible to use an InAs II layer, an InSb layer, or a mixed crystal thereof, and the semiconductor layer can be an AIA layer.
Ga As 112, Ga Nli instead of S layer
.
ＡｌＳｂ層、或はこれらの混晶等、閃亜鉛鉱型の結晶構
造を有するものとすることができ、さらには、エピタキ
シャル成長法としても、分子線エピタキシャル゛成長法
、有機金属成長法、気相エピタキシャル成長法、液相エ
ピタキシャル成長法等、数１０へのｉｆをエピタキシャ
ル成長させ得るものであればよく、その他この発明の要
旨を変更しない範囲内において、種々の設計変更を施す
ことが可能である。The AlSb layer or a mixed crystal thereof can have a zincblende crystal structure, and epitaxial growth methods include molecular beam epitaxial growth, organometallic growth, and vapor phase epitaxial growth. Any method capable of epitaxial growth with an if of several 10 may be used, such as a liquid phase epitaxial growth method or a liquid phase epitaxial growth method, and various other design changes can be made without changing the gist of the present invention.
〈発明の効果〉
以上のようにこの発明は、動作層として使用することが
できる半導体材料の選択範囲を著しく拡大することがで
き、また、界面準位が少ないショットキゲート電極を形
成することができ、さらには、不純物拡散の制御を不要
とし、作製工程を簡素化することができるという特有の
効果を秦する。<Effects of the Invention> As described above, the present invention can significantly expand the selection range of semiconductor materials that can be used as an active layer, and can also form a Schottky gate electrode with few interface states. Furthermore, it has the unique effect of making it unnecessary to control impurity diffusion and simplifying the manufacturing process.
第１図はこの発明の電界効果トランジスタの一実施例を
示す縦１ｉ而図、
第２図はＪｎ Ｇａ ＡＳｆｆ上にＡＩＡＳＯ
，５３０，４７
層を３０Ａエピタキシヤル成長させた後、Ａ１金属を蒸
着させた状態における電流−電圧特性を示す図、
第３図はＩ ｎ ｏ、 ｓ３Ｇ ａ ｏ、 ４ｒＡ Ｓ
Ｎｌｉ上に直接Ａ１金属を蒸着させた状態における電
流−電圧特性を示す図、
第４図は従来のＭＥＳＦＥＴを示す縦断面図、第５図は
従来のＭＩＳＦＥＴを示す縦断面図、第６図は従来のＪ
ＦＥＴを示す縦断面図。
（１）・・・半絶縁性半導体基板、（２）・・・動作層
、（３）・・・半導体層、（４）・・・ショットキゲー
ト電極特許出願人 住友電気工業株式会社
代 理 人 弁理士 亀 井 弘 勝
（ほか１名）Fig. 1 is a vertical diagram showing one embodiment of the field effect transistor of the present invention, and Fig. 2 is a vertical diagram showing an embodiment of the field effect transistor of the present invention.
, 530, 47 A diagram showing current-voltage characteristics in a state where A1 metal is deposited after 30A epitaxial growth of the layer.
A diagram showing the current-voltage characteristics in a state where A1 metal is directly deposited on Nli, Figure 4 is a vertical cross-sectional view of a conventional MESFET, Figure 5 is a vertical cross-sectional view of a conventional MISFET, and Figure 6 is a vertical cross-sectional view of a conventional MISFET. conventional J
FIG. 3 is a vertical cross-sectional view showing an FET. (1) Semi-insulating semiconductor substrate, (2) Active layer, (3) Semiconductor layer, (4) Schottky gate electrode patent applicant Sumitomo Electric Industries, Ltd. Agent Patent attorney Hirokatsu Kamei (and 1 other person)
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6833985A JPS61225874A (en) | 1985-03-29 | 1985-03-29 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6833985A JPS61225874A (en) | 1985-03-29 | 1985-03-29 | Field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225874A true JPS61225874A (en) | 1986-10-07 |
Family
ID=13370982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6833985A Pending JPS61225874A (en) | 1985-03-29 | 1985-03-29 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225874A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290776A (en) * | 1985-06-14 | 1986-12-20 | アメリカン テレフオン アンド テレグラフ カムパニ− | Semiconductor device |
| JPH04216636A (en) * | 1990-12-17 | 1992-08-06 | Nippon Telegr & Teleph Corp <Ntt> | Substrate for iii-v compound semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
-
1985
- 1985-03-29 JP JP6833985A patent/JPS61225874A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290776A (en) * | 1985-06-14 | 1986-12-20 | アメリカン テレフオン アンド テレグラフ カムパニ− | Semiconductor device |
| JPH04216636A (en) * | 1990-12-17 | 1992-08-06 | Nippon Telegr & Teleph Corp <Ntt> | Substrate for iii-v compound semiconductor integrated circuit |
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