JPS61224199A - 半導体メモリの安定性テスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ保存特性の高い静的メモリ・セルを有す
る集積半導体メモリのための長期ＤＣ安定性設計／テス
ト技法に関する。

Ｂ、開示の概要 本発明に従い、待機電流が極めて小さく固有のデータ保
存性の高い、静的メモリ装置の長期安定性テストが容易
に行われる改良設計／テスト技法が与えられる。本発明
のテスト方法の着想はメモリ装置の待機条件装置の欠陥
が語線の待機電位に関連するという事実に基づく。待機
状態、即ち非選択動作モードにおける語線の電位がその
公称値と異なっている事の検出は部分的もしくは完全に
選択されてい々い装置への撹乱書込み動作を行う事によ
って達成される。この結果欠陥語線に沿うセルは良好な
語線に沿うセルよりも撹乱が少なくなる。この結果（反
転誤りパターン）は（長期の）データ保存の問題を生ず
る様な欠陥語線の選別に使用される。

Ｃ９従来技術 半導体メモリの集積密度が増大するにつれ、チップのす
べてのメモリ機能のテスト可能性の問題が大きくなった
。複雑な論理チップの場合には、後の段階の種々のテス
トを容易にするためにチップの設計レベルでかなりな努
力がはられれるのが通例になっている。半導体メモリの
開発及び製造の分野では、通常多くのテスト・シーケン
スヲ行なって、種々の読取シ／書込み動作中に、温度、
電源、信号レベルの公差、タイミングの変動、テスト・
パターン等のパラメータの影響を受けやすい夫々のメモ
リ・挙ツブの機能が検査されている。

一般にこのテストは比較的短時間、例えば２．３秒で行
われている。動的メモリの場合には対応するメモリ・セ
ルの長期の安定性は、比較的リフレッシュ時間が短かい
のでテスト時間もそれなシに短かい、実時間リフレッシ
ュ・テストと呼ばれるテス）Ｋよって検査されている。

静的メモリ分野の開発が進んで固有の長期データ保存期
間を有するメモリ・セルが製造されるにつれ、長期の安
定性のテストが特殊な問題となった。例えばＭＴＬ／Ｉ
２Ｌ型のメモリ・セルの如き相補的負荷装置を与える事
によって静的セルは極めてわずかな電力消費で動作を行
う様になった。この型のメモリの詳細な説明は次の文献
に示されている。

１９８４年６月刊Ｉ　ＥＥＥジャーナル・オプ・。

ソリッド・ステート書サーキット第５Ｃ−１９巻、第３
号、第２８２乃至第２９０頁のニス・ケー・ウィドマン
著「バイポーラＶＬＳＩ回路及び技術の進歩Ｊ（Ｓ、に
、Ｗｉｅｄｍａｎｎ、’ＡｄｖａｎｃｅｍｅｎｔｓＩｎ
　　ＢｉｐｏＩａｇ　　ＶＬＳＩ　　Ｃ１ｒｃｕｉｔｓ
　　ａｎｄＴｅｃｈｎｏｌｏｇｉｅｓ’ｉｎ　　ＩＥＥ
ＥＥ　　Ｊｏｕｒｎａｌｏｆ　Ｓｏ目ｄ−８ｔａｔｅ　
Ｃｅｒｃｕｉｔｓ、　ＶｏｌＳＣ−１９，Ｎｏ、　３．
　　Ｊｕｎｅ　　１９８４．　　ｐｐ。

２８２−２９０）。特忙第２８５頁に始まる第■章「メ
モリ装置の思想の進歩」には上記の型、即ち注入結合セ
ル、注入感知セル、低Ｒ（低抵抗）注入結合セル、スプ
リット・エミッタ・セル等より成るメモリについての包
括的な概観が与えられている。本願明細書も、これ等の
記法、対応する回路図、レイアウトに基づいて説明する
。

１９８４年２月２３日刊エレクトロニクス第１３９乃至
第１４３頁のニス−ケイ・ウィードマン、エフ・ワーナ
イク等著「注入結合論理のバイポーラＲＡＭ　　ＶＬＳ
Ｉへの応用Ｊ（Ｓ、に、Ｗｉｅｄｍａｎｎ。

Ｆ＋Ｗｅｒｎｉｃｋｅ　　ｅｔ　　ａｌ：’Ｉｎｊｅｃ
ｔｉｏｎｃｏｕｐｌｅｄ　　ｌｏｇｉｃ　　１ｅａｄｓ
　　ｂｉｐｏｌａｒＲＡＭＳ　　　ｔｏ　　　ＶＬＳＩ
　　’　　　ｉｎ　　　Ｅｌｅｃｔｒｏｎｉｃｓ／Ｆｅ
ｂｒｕａｒｙ　　２３，１９８４　　ｐｐ１５９　　ｔ
ｏ　（４３）及びＣＢ特許第１５６９８００号。この２
つの文献は共に感知のために逆注入現象を利用したＭＴ
Ｌ論理及びメモリ構造（例えば注入感知セル）を開示し
ている。

１９８３年１０月刊Ｉ　ＥＥＥジャーナル・オプ・ソリ
ッド・ステート・サーキット第５Ｃ１８巻、第５号、第
４８６乃至第４９３頁のニス・ケイ・ウイードマン、ケ
イ・エイ・ホイパー著ｒ２５ｎｓ８Ｋｘ靜的ＭＴＬ／Ｉ
２ＬＲＡＭＪ。この論文は上述の低抵抗（低Ｒ）注入結
合セル型忙ついて説明している。

集積半導体メモリにとって消費電力が極めて少い事は魅
力ある一つの特徴であるが、テスト可能性に関する特定
の問題はこれ等のメモリ・セルの電源を切断しても数分
間は記憶した情報を保持出来る点にある。しかしながら
コスト及び他の理由のために、全チップのテスト時間は
出来るだけ短かい方がよ＜、２．３秒以下である事が望
ましい。

従って、休止テストもしくは長サイクル・テストを行う
事によって長期の安定性を検出する通常の方法はもはや
上述の型のメモリ・セルの分の範囲のデータ保存時間で
は最適ではない。

さら忙、この様忙極端に安定なメモリ・セルは通常の読
取り／書込み機能テストの過程で各アドレス段階もしく
は半選択動作によってリフレッシ且出来る。即ちこれら
のメモリは通常のセルの待機電流源を使用しないでもテ
スト中に動作出来る。

上述の事からメモリの待機条件電源系統の欠陥は極めて
複雑な信頼性上の問題を生ずる事が明らかである。それ
は、これ等の問題が通常のテスト過程中に発見しにくい
からである。しかしながら製造上の欠陥により、夫々の
メモリ・チップがすべての慣行の機能テストに合格した
としても、メモリ・セルもしくはメモリ・セル群のため
の待機電流源が、例えば、切断されている事も一つの可
能な欠陥源として、無視する事は出来ない。

次の従来技術は上述の通常のテスト技術の代表的なもの
である。

１９７８年１月刊ＩＢＭテクニカル・ディスクロージャ
・プリティン（ＴＤＢ）第２０巻、第８号、第３１７５
／第３１７６頁（ＩＢＭ　ＴｅｃｈｎｉｃａｌＤｉｓｃ
ｌｏｓａｒｅ　　Ｂｕｌｌｅｔｉｙ　Ｍｏｌ−２０ｗＮ
ｏ−８ｗＪＭｏ１−２Ｏ１９７８，ｐｐ　　３１７５／
３１７５）及び１９７９年２月刊ＩＢＭ　　ＴＤＢ第２
１巻、第９号、第５６５９頁／第３６６０頁は通常の動
作中にメモリ・セルが互に撹乱しない事を保証する様に
特定のテスト・パターン・シーケンスを印加するメモリ
・セル撹乱テス）Ｋ関する。

１９７７年４月刊ＩＢＭ　　ＴＤＢ第１９巻、第１１号
、第４１９７／第４１９８頁の論文は追加のビット線及
び関連する感知回路を使用して、開放もしくは短絡の両
方の語線の故障によって非アクチベート・データ出力を
発生する語線故障検出回路に関する。

米国特許第４４１８４０３号は選択した語線上の電圧を
減少して動作させつつ、メモリの行に沿うメモリ・セル
の適切な機能をテストするため、電源の電圧を変化させ
ないで語線に印加する電圧を変化させる、語線に接続し
た装置を含むメモリ牽セル・マージンテスト回路に関す
る。

米国特許第４００４２２２号はかなシの待ち時間を経過
しなければ検出されない様な欠陥セルが容易に迅速に検
出出来る、成るノードからのもれ電流を加速する半導体
メモリ・セルのためのテスト装置に関する。

米国特許第５９９５２１５号はテスト信号を直接印加出
来ない一対のビット線に接続されたフリップ・フロップ
−セルの負荷装置のテスト手段を含む半導体メモリ装置
のテスト方法に関する。テスＩｔテストを受けているメ
モリ・セルに印加される信号の持続時間を変える事によ
って行われている。

Ｄ０発明が解決しようとする問題点 本発明の目的は待機電流が極めて少なく、固有のデータ
保存性が高い静的メモリ装置の長期安定性テストを行う
ための効果的な設計／テスト方法に関する。

Ｅ０問題点を解決するための手段 本発明はメモリ装置の待機条件装置の欠陥が待機中の選
択線、例えば語線の電位に関連があるという知見に基づ
いている。選択線の電位が待機状態、即ち非選択動作モ
ードに対して定められた公称値と異なる事の検出は撹乱
書込み動作を部分的もしくは全体的に選択されていない
メモリ装置に対して行う事によって達成される。この結
果、欠陥語線は良好な語線よりも撹乱されない。この事
実（反転誤りパターンを生ずること）は（長期）データ
保存の問題をなげかける欠陥語線をふるい分けるのに使
用される。上述の故障機構によって、この種の欠陥は成
る程度後になる迄、おそらくカストマへの引き渡し後あ
るいは計算機システムに組込む迄発見されないであろう
。

Ｆ、実施例 上述の様に長期のデータ保存特性を有する現在の半導体
メモリ装置はその長期の安定性の信頼性のある高速テス
トに関して特殊な問題がある。長期の安定性を与えるた
めの決定的因子は勿論メモリ待機装置に故障がなり事に
ある。この点からして、語線（ＷＬ）電位は重要な役割
を演する。

現在のＶＬＳ　Ｉ集積回路は大部分所謂多層チップ配線
によって製造されている。この技術に関連する故障の一
つの型は２つの導電体層間の絶縁体にビンボールもしく
は他の欠陥がある時の２つの層間の短＃（所謂レベル間
端絡ＩＬＳ）である。

これ等のＩＬＳ欠陥は夫々の語線上の電位を増大する。

代表的な場合、語線の電位の増大はセルの待機電流の減
少を生じ、セルを安定の限界に導き、やがて記憶データ
を失う。待機電位の上昇は又例えばプロセス上の欠陥に
よって語線と待機電流源間の接続が切れた場合にも生ず
る。上記の従来の技術の項で参照したデータ保存時間の
長いメモリ・セルでは、セルに書込まれた情報は待機電
流が減少したり、なくなったりしてもかなり長い時間保
存される。このため妃、数分にもわたるテストを行って
上述の誤り機構を有するチップを発見していた。しかし
ながらこの様な時間のかかるテストは一般に今日の大量
生産には不適である。本発明は短時間のテストで電位が
増大した語線を発見する。

本発明を説明するために、すでに低抵抗（低Ｒ）注入結
合セルとして参照された型のメモリ・セルを使用した第
２図のメモリ・マトリックスを参照されたい。全体的な
メモリ装置及び通常の読取り／書込み動作の一般的な説
明については上述の文献を参照されたい。第２図は４個
のメモリ・セルを示しているが、完全なメモリ・チップ
はこの様なセルを数万個も含んでいる。各セルは（今の
場合）クリップφプロップ１トランジスタＴ１及びＴ２
よシ成シ、これ等のトランジスタは一般に知られている
ＭＴＬ／Ｉ２Ｌ技法に従って逆状態で動作するトランジ
スタ構造体をなしている。他のトランジスタＴ５及びＴ
４は相補的導電型のものであり、今の場合はＰＮＰ型で
ある。トランジスタＴ５及びＴ４は夫々負荷装置及びア
クセス装置を与えている。２つの語線ＷＬ１及びＷＬＷ
が示されているか、これ等は共ＫＸ選択を与える語線ス
イッチ・トランジスタＴＷＳ　１及びＴＷＳ　ｎｉよっ
て選択可能になっている。Ｙ選択は夫々トランジスター
スイッチＴＹＥ及びＴＹＯによって与えられる。ここで
Ｅｉｊ：偶数番目のセルの選択及びＯは奇数番目のセル
の選択を与える。メモリ・セルの各列はビット線Ｂ［ｌ
及びＢ１によってＹ方向にアクセス出来る。偶／奇セル
を有するこの組織の場合にはＢ１は所謂共用ビット線を
表わしている。本発明の理解を容易にするために、メモ
リを動作させる複雑な周辺回路のうち特定のものけ意図
的に省略しである。例えば、選択スイッチは単にトラン
ジスタとして示されているが、実際にはもつと複雑な回
路が含まれている。回路図、レイアウトの概略図及びメ
モリ動作の説明は上述の１９８３年１０月刊のＩ　ＥＥ
Ｅジャーナル・オブ・ソリッド・ステート・サーキット
第４８６頁以降の論文に与えられている。

第２図では、語線ＷＬ１のための待機電流源がＤｆ（待
機電流スイッチを示す）を介するＷＬｌと待機電流源ｌ
５ＴＢ間の接続の開放によって示されている様に切断さ
れているものとする。この場合、Ｄｎを介する他の語線
ＷＬＷのための待機電流源は影響を受けていない。この
欠陥（以下ＷＬ開放とも呼ぶ）はメモリの通常の読取り
／書込み動作に影響を与えない。すでに説明された様に
、メモリ・セルは七の記憶情報を１００秒程度、さらに
は次のアドレッシング迄保持出来る。

本発明に従いすべてのメモリ・セルが待機電流源に接続
されているかどうかのテストは次の様な手段で行われる
。通常の動作と異なって、メモリ・チップをアドレスす
る時にすべての語線（少なく共テストさるべき群の語線
＞Ｆｉ待機状態（ワード線非選択）に保持されている。

例えばこの動作はテストの過程中に印加される特定の制
御信号によって語解読器を脱勢する事によって行われる
。しかしながらビット・スイッチ回路は書込み動作中と
同じ様に付勢され、これによって１乃至それ以上のピッ
ｈａの対を同時に選択する。この様にしてビット線対に
沿うすべてのセルは同様に１書込まれる′が、それは関
連するセルが通常の如く待機電源に接続されている場合
に限る。この事が本発明の理解にとっての重要な条件で
ある。これ迄に遂行された書込み動作は選択されたビッ
ト線対の単一のセルの通常の書込み動作と実質上同じで
ある。

ＷＬｌに供給される待機電流源が（第２図に示されてい
る様に）切断されると、例えば右上の奇セルのだめの書
込み電流Ｉｗｉ’は０となる。即ちこのセル状態は変化
出来ず、その元の情報が保存されたま＼となる。適切な
待機電流源を有する残りのすべてのメモリ・セルでは書
込み電流■、はセルを通って語線に流れ、結果として成
る時間後にそのメモリ状態を変化する。待機状態（非選
択状態）を保っているために、この種の（撹乱）書込み
動作は一般に選択状態の通常の書込み動作よりも時間が
かかる。それは待機状態のための書込み電流が著しく少
ないからである。それにも拘らずこの撹乱書込みに要す
る時間はこの種のメモリ・セルの長期の安定時間よりも
数桁短かい。

上述の効果を云いかえると、本発明によって選別出来る
型の欠陥を示すＷＬ待機電位の増大はこの語線に沿うセ
ルに、良好なＷＬＫ接続しているセルよシも小さな撹乱
電流を与える。この事は欠陥語線に沿うセルが良好なＷ
Ｌに沿うセルよりも長時間、撹乱期間に記憶状態を保持
出来る事を意味している。本発明はこの効果を利用して
待機電流源の故障に関連した極めて複雑な欠陥現象の予
測を改善する。通常の手順と異なって、この形のテスト
はすべての機能しているセルの状態を変化し、悪い語線
に沿うセル（即ち通常の動作中故障を生ずるセル）は不
変に留まる（反転誤りパターンを生ずる）。

上述の故障の型（ＷＬ開放）の外に待機電源に関係のあ
る他の欠陥がある。この型の他の欠陥として、第２図の
右側はＷＬｌ及び正の電圧源７１間の短絡を破線の抵抗
器Ｒ８ＨＩＫよって示している。この短絡によって夫々
の語線ＷＬ１は公称値よりもかなり高い待機電位を有し
、関連するセルの電流源を直接危くする。この様な短絡
にも拘らず、もし関連する語選択スイッチ（この場合Ｔ
ｗｓ　ｉ　）が十分高い短絡回路電流をｖｌからＲ８Ｈ
１を介して流す事が出来るならば、通常の書込み動作が
遂行出来る。本発明の待機／撹乱書込みテストによれば
この型の欠陥も又容易に検出出来る。

第３図は第２図と実質的に同じメモリ・セル装置である
が、待機装置に生する他の欠陥の型を示している。第３
図に仮定されている型の欠陥はＹｌ及びＹ２で示された
正のセル端子、即ち特定のメモリ・セルの注入側の待機
電流源の中断（開放）である。第３図の様な装置では正
のセル電流はＴＹＥ及びＴＹＯによって示されたＹ選択
スイッチによっては供給されず、概略的にＳＴＢとして
示された夫々の電源端子への抵抗器ＲＹの接続で示され
た別個の電源によって行われている。この型の故障も又
本発明の待機／撹乱書込みテストによって検出出来る。

上述の本発明のテスト方法は、テストを受けているメモ
リ・チップを動作させるための外部の制御信号によって
セルの待機電流もしくはビット線の撹乱電流或はその両
方を増大させる事によってさらに最適化出来る（テスト
時間の短縮）。上述のテストを具体化するのには２．３
の追加の制御ゲート及び追加のテスト・パッドが必要に
なる。

以下さらに明らかに々る様に、上述の方法を使用するに
はすでに通常のチップ動作で使用されていた対応する制
御信号を利用する事も出来る。さらに上述の方法はすで
に説明された様に広範囲のメモリ・セルのタイプに適用
可能である。事実本発明の方法は待機時の電力消費が著
しく少ない状態で固有の長期データ保存特性を有するす
べての静的バイポーラもしくはＦＥＴ集積メモリに適用
出来る。この様なメモリ・マトリックスの待機／撹乱書
込みテストのための回路のより一般的なブロック図は第
１図に示されている。第１図のメモリ・セルを表わすブ
ロックは始めに説明したセル構造体のうち任意のものに
よって置換出来る。すべての他の点に関しては第１図の
ブロック図は第２図及び第３図の装置を一般化したもの
を示していて、同じ記号は同じものをさしている。

本発明の他の実施例として、第４図は上述の１９８４年
２月２３日刊エレクトロニクス（Ｅｌｅｃ−ｔｒｏｎｉ
ｃｓ）の論文及びＣＢ特許第１５６９８００号に示され
た注入感知セル装置の一部を示している。セルの構造、
レイアウト及び通常の支持回路のみならず通常の読取、
！７／書込み動作シーケンスについてはこれ等の論文を
参照されたＩＡ。

第４図に概略的に示されたメモリ装置＃−ｔＸ方向に走
る。ＷＬ、１乃至ＷＬ１２８によって示された１２８本
の語線を含む。各列のメモリ・セルはＹ方向に走るビッ
ト線対ＢＯ１Ｂ１によってアクセス可能である。前の場
合と同じ様に、本発明に従うテスト方法が適用出来る故
障は待機中の語線電位の増大を生ずる語線の待機電源系
の欠陥でるる。

本発明の詳細な説明された実施例においては特定のＤＣ
攪撹乱込み電流源ＣＩ　）が支えられたが、第４図で適
切な撹乱電流ＩＤＩを与えるのに本発明に所謂逆注入効
果を利用する逆注入効果は上述の文献にわかシやすく説
明されているが、この効果は少数キャリアがオンのＮＰ
Ｎ）ランジスタのペースから関連するビット線に再注入
する現象をさす。注入感知セルではこの現象をセル記憶
した情報を読み出すのに使用する。

本発明のこの特定の実施例を説明するために、第４図で
語線ＷＬ１２８を検査するものとする。

この蔓はＷＬ１２８は残υの語線ＷＬｌ乃至ＷＬ１２７
と同じ様に、非選択状態に保持される事を意味している
。対応する選択モードと同じ様に、特定のビット線対の
ビット・スイッチはその非導通状態に保持されている。

さらに、語線ＷＬｌ乃至ＷＬ　１２７に接続されたすべ
てのメモリ・セルは０状態にあり、他方ＷＬ１２８に沿
うセルは反対の記憶情報即ち１が書込まれているものと
する。

第４図の左上のセルに示されている様に、セルの右の７
リツプのフロップ・トランジスタはオンで０状態を示し
ている。従ってビット線Ｂ１には電流■ＢＩが再注入さ
れている。同じ事は語線ＷＬ１２７（図示されず）迄の
このビット線忙沿う残りのセルについても云える。累積
逆注入効果はＷＬ１２８と上述のビット線対Ｂ　Ｏ／Ｂ
　１の交点にある一番左下のセルが占めている反対の記
憶状態により撹乱書込み電流■ＤＩを生ずる。この■Ｄ
Ｉがこのセルについて上述の撹乱書込みテストを行なう
のに用いられる。もしＷＬ１２８の待機電位が増大する
と（ＷＬ　１２８の待機電源系統の故障を示す）、この
セルは公称（低い）待機電位を有する語線に接続された
セルよシも小さな撹乱電流にさらされる。従ってｗｔ、
１２８上の上昇した待機電位忙よって、セルはその情報
を良好な語線に接続したセルよシも長く保持する。

ここで、通常のメモリ装置では、関連する語線を非選択
モードに保ちつつ書込み動作を行うための上述の特定の
条件は動作装置のサイクルを変更する事なしには通常得
る事は出来ない事に注意されたい。しかしながらこの場
合は、しばしば先ずビット線対及び語線の両方を選択す
る通常の選択動作に進み、次にテストされるべき特定の
語線の強制脱選択段階を遂行する事が可能である。この
脱選択段階は内部的にトリガ出来、もしくは外部部的に
与えられる制御信号もしくはクロック信号によってもト
リガ出来る。

上述のテスト手順を要約すると、代表的なテスト手順は
次の様になる。

（１）メモリ装置の各ビット位置に′″０′（もしくは
１１′）を書込む事によって初期設定を行う。

（２）　　第１の語線のすべてのビットΦアドレスに沿
って１１′もしくは１０１）を書込む。

以上が通常の書込み動作であり、例えば１００ｎ８サイ
クルかかる。

（５）例えば５００μｓサイクル時間をかけて攪乱サイ
クル（ＷＬは選択されない）として、第１の語線のすべ
てのビット・アドレスに’０’　（４しくは％１′）を
書込む。

（４）　　攪乱した第１の語線中の′″１′（もしくは
１０′）を読取る。

（５）　　この手順を残シの語線の各々に繰返す。

′″０だけ及び１だけ′の電位を選択するのには相補デ
ータを使用して上述のテストを繰返えす事が望ましい。

逆注入現象を利用する事は、撹乱書込み段階で動的電流
もしくＦｉＡＣ電流を印加する望ましい形式である。Ａ
Ｃ攪撹乱流を与えるために、他の動的効果、例えば容量
性の放電現象等が同様に使用される。与えられる撹乱電
流が大きい程、より多くの関連セル、従って語線が同時
にテスト出来る事に注意されたい。撹乱電流の増大は、
待機電位もしくは電流が攪乱サイクルの直前のサイクル
中の公称値よりも高い値にもたらされる時に得られる。

テストの効果はビットφパターンを適切に選択する事に
よっても増大出来る。上述の如く、セルは撹乱情報が最
初に記憶した情報と相補的である時にだけ撹乱効果を受
ける。この条件は検査されるビット線対に沿うすべての
セルに適用され、これが成立つのは又唯一つのセルであ
る。後者の場合には、撹乱効果は最大である。それは残
りのセルの累積逆注入電流が（第４図の場合のように）
結果の撹乱電流を増大に貢献するからである。

勿論、各ビット線対に対して、第１図乃至第３図の実施
例で仮定された如く、上述のテスト条件を特徴とする特
定のＤＣ攪撹乱流源（例えば、読取り／書込み電流源）
が使用される（もしくは既にこの特定のメモリ装置チッ
プの設計中に与えられている）ならば簡単になる。これ
Ｋよって本発明の設計／テスト原理の一般的な応用の範
囲がさらに増大する。この場合は一定の値のはつきりし
た撹乱電流が使用されるのでビット線対に沿うセルは次
に遂行されるサイクル中でテストしなくてもよく、適切
なビット線対に接続したすべてのセルは単一のサイクル
で書込み撹乱テストを受ける事が出来る。

テストに必要な時間はすべてのビット線対の一部だけを
書込み撹乱テストする時は短かく出来る。

例えばメモリ装置が１０チヤンネルに組織されていて、
各チャンネルがビット線対の群を含む場合ＫＦｉ、各チ
ャンネルの左及び右端のセルだけをテストすればよく、
必要なテスト時間は約１／１０に減少する。理論的にＦ
ｉ２つの異なるチャンネル中の２つのビット線対だけを
テストすれば十分である。

以上固有の高いデータ保持特性を有する静的メモリ装置
の語線待機電源装置の未発見の故障の極めて成功率の高
い高速テストを与える待機／撹乱書込みテストが説明さ
れた。この型のメモリ中セルはＶＬＳ　Ｉ技法化の過程
で種々開発されており、上述の型の故障は未発見のまま
の時は極めて複雑な長期の安定性上の問題に導く。提案
されたテスト／設計の概念はこれ等の欠陥を初期の段階
で選別する効果的な手段を与える。

Ｇ０発明の効果 本発明に従い、待機電流が極めて少なく、固有のデータ
保存特性が高い静的メモリ装置の長期安定性テストを行
うための効果的な設計／テスト方法が与えられる。

【図面の簡単な説明】

第１図は本発明の待機／撹乱テスト方法が使用される簡
単にしたメモリ・マトリックスの概略図である。第２図
Ｆｉ語線待機電位装置に欠陥がある第１の型の注入結合
セル・マトリックスの一部の概略図である。第３図は第
２図に示されたものと同じ型のメモリ・セルの正電位（
インジェクタ）の端における待機電流源の中断個所を示
した概略図である。第４図は注入感知セル装置に撹乱電
流を与えるのに逆注入効果を利用した場合の書込み／撹
乱テスト条件を示した概略図である。 ＷＬｌｌＷＬｎ・・・・語線、Ｔ１、Ｔ２・・・・７リ
ツプ・フロップ・トランジスタ、Ｔ５、Ｔ４・・・・負
荷、アクセス装置、ＴＹＥ、ＴＹＯ・・・・Ｙ選択トラ
ンジスタ・スイッチ、ＢＯｌＢｌ・・・・ビット線、Ｒ
８Ｈ・・・・短絡抵抗器、■ｓＴＢ・・・・待機電流　
、源、ＴＷＳ　　・・・・ＩＩＸ選択語線スイッチ・ト
ランジスタ、ＤＩ、Ｄ、・・・・待機電流スイッチ。 出願人インターナショカル・ビジネス・マシーンズ倦コ
ーポレーション代理人　弁理士　　山　　　本　　　仁
　　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 　語線及びビット線の交点にマトリックス状に配列され
   たデータ保持特性の高い静的半導体メモリをテストする
   方法であつて、 （ａ）初期記憶パターンを設定したメモリ・セルをその
   非選択状態に保持した状態で、ビット線を介してセルの
   撹乱書込み動作を行い、 （ｂ）その後、上記撹乱書込み動作を受けたメモリ・セ
   ルのセル状態の変化の検出を行う、 ことを含む、半導体メモリの安定性テスト方法。