JPS61220523A - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPS61220523A JPS61220523A JP6089485A JP6089485A JPS61220523A JP S61220523 A JPS61220523 A JP S61220523A JP 6089485 A JP6089485 A JP 6089485A JP 6089485 A JP6089485 A JP 6089485A JP S61220523 A JPS61220523 A JP S61220523A
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- JP
- Japan
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- transistor
- emitter
- base
- fet
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−にの利用分野〕
この発明は、トランジスタと電界効果トランジスタをダ
ーリントン接続して成るスイッチング回路に関するもの
である。
ーリントン接続して成るスイッチング回路に関するもの
である。
電源機器等にはトランジスタを多段にダーリントン接続
して構成した直流電源回路あるいはＤＣ／ＡＣコンバー
タ（直流−交流変換器）を具備したものがあす、トラン
ジスタのスイッチング制御を行うことにより所定の出力
を得ている。このようなトランジスタのスイッチング回
路としては、従来第３図に示すようなものがある。とれ
はフルブリッジ回路が構成されたＤＣ／ＡＣコンバータ
であり、図において、ＴＲ，、ＴＲ２，ＴＲ３，ＴＲ。
して構成した直流電源回路あるいはＤＣ／ＡＣコンバー
タ（直流−交流変換器）を具備したものがあす、トラン
ジスタのスイッチング制御を行うことにより所定の出力
を得ている。このようなトランジスタのスイッチング回
路としては、従来第３図に示すようなものがある。とれ
はフルブリッジ回路が構成されたＤＣ／ＡＣコンバータ
であり、図において、ＴＲ，、ＴＲ２，ＴＲ３，ＴＲ。
は電力増幅用バイポーラトランジスタ、１，２゜３．４
はこれらとダーリントン接続されたＭＯ８形電界効果ト
ランジスタ（以下Ｍ ＯＳ −Ｆ Ｔ’： Ｔという）
、■はトランスである。
はこれらとダーリントン接続されたＭＯ８形電界効果ト
ランジスタ（以下Ｍ ＯＳ −Ｆ Ｔ’： Ｔという）
、■はトランスである。
上記構成の回路においてに１図示していないがＡＣ人力
を整流、甲滑して得られる直流電源が端子Ｐ（プラス側
）と端子Ｎ（マイナス側）に供給される。そして、ＭＯ
Ｓ−Ｉｉ’ＥＴ１．３にはそれぞれ第４図に示すような
矩形波パルスＱ１及びり。
を整流、甲滑して得られる直流電源が端子Ｐ（プラス側
）と端子Ｎ（マイナス側）に供給される。そして、ＭＯ
Ｓ−Ｉｉ’ＥＴ１．３にはそれぞれ第４図に示すような
矩形波パルスＱ１及びり。
が入力され、寸だＭＯＳ−１ｉ’ＥＴ２．４にはそれぞ
れ上記パルスＱ、 、 Ｑ、 と１８０度の位相差を
もつ矩形波パルスＱ２及び蔓２が人力される。これによ
りスイッチング制御が行われ、トランスＴの１次側に矩
形波電圧が供給される。第５図ば１−記ダーリントン接
続したＭ ＯＳ −Ｆ Ｅ Ｔとバイポーラトランジス
タの組合せ等価回路を示す図で、第５図（ａ）はトラン
ジスタがＡ ＣＴ Ｉ Ｖ Ｅ状態の時、第５図り）は
０ＦＩｉ”状態の時をそれぞれ示したものである。々お
、図中ＣＤＳ はＭ ＯＳ −Ｆ Ｅ Ｔのドレイン・
ソース間容量、ＣｏＤ はゲート・トレイン間古川、Ｃ
Ｏ３はゲート・ソース間容量をそｉＴぞ′ｉ１．示して
いる。
れ上記パルスＱ、 、 Ｑ、 と１８０度の位相差を
もつ矩形波パルスＱ２及び蔓２が人力される。これによ
りスイッチング制御が行われ、トランスＴの１次側に矩
形波電圧が供給される。第５図ば１−記ダーリントン接
続したＭ ＯＳ −Ｆ Ｅ Ｔとバイポーラトランジス
タの組合せ等価回路を示す図で、第５図（ａ）はトラン
ジスタがＡ ＣＴ Ｉ Ｖ Ｅ状態の時、第５図り）は
０ＦＩｉ”状態の時をそれぞれ示したものである。々お
、図中ＣＤＳ はＭ ＯＳ −Ｆ Ｅ Ｔのドレイン・
ソース間容量、ＣｏＤ はゲート・トレイン間古川、Ｃ
Ｏ３はゲート・ソース間容量をそｉＴぞ′ｉ１．示して
いる。
上記のようなスイッチング回路にあっては、ＭＯＳ−Ｆ
ＥＴに供給される矩形波パルスが変化するタイミング、
例えば第、１図の時刻ｔＩ ＋ ｔ２ においては
トランジスタＴＲ，，ＴＲ３がある微少な時間ではあ′
るが同時にＯＮ状態となり、ｌ・ランジス 。
ＥＴに供給される矩形波パルスが変化するタイミング、
例えば第、１図の時刻ｔＩ ＋ ｔ２ においては
トランジスタＴＲ，，ＴＲ３がある微少な時間ではあ′
るが同時にＯＮ状態となり、ｌ・ランジス 。
りの異常発熱あるいは破損が生じるという問題点があっ
た。すなわち、第５図に示したトランジスタのコレクタ
・エミッタ間電圧Ｖ、。Ｉｉ、を急変化させると、ＭＯ
Ｓ−ＦＥＴのドレイン・ソース間容晴ＣＤＳ のチャ
ージ電流はほぼ１００％トランジスクのベース・エミッ
タ間に流れてトランジスタをＡＣＴＩＶＥ状態にするだ
め、ＭＯＳ−ＦＥＴのグー１−Ｆ駆動信号を与えなくと
もトランジスタが作動する。このため、ト述したように
二つのトランジスタが同時にＯＮ状態となり、貫通電流
が流わて異′ト；（発熱あるいは破損が生じるという問
題点があった。
た。すなわち、第５図に示したトランジスタのコレクタ
・エミッタ間電圧Ｖ、。Ｉｉ、を急変化させると、ＭＯ
Ｓ−ＦＥＴのドレイン・ソース間容晴ＣＤＳ のチャ
ージ電流はほぼ１００％トランジスクのベース・エミッ
タ間に流れてトランジスタをＡＣＴＩＶＥ状態にするだ
め、ＭＯＳ−ＦＥＴのグー１−Ｆ駆動信号を与えなくと
もトランジスタが作動する。このため、ト述したように
二つのトランジスタが同時にＯＮ状態となり、貫通電流
が流わて異′ト；（発熱あるいは破損が生じるという問
題点があった。
との発明は、このよう力従来のものの問題点にＸ１目し
てなさ牙］だもので、）・ランシスタの異常発熱及び破
損を防１１−シたスイッチング回路を提供するものであ
る。
てなさ牙］だもので、）・ランシスタの異常発熱及び破
損を防１１−シたスイッチング回路を提供するものであ
る。
電力増幅用）・ランシスクど電界効果トランジスタとを
ダーリントン接続して成るスイッチング回路において、
前記電力増幅用トランジスタのベースとエミッタとの間
に接続された抵抗とコンデンサの並列回路が設けられて
いる。
ダーリントン接続して成るスイッチング回路において、
前記電力増幅用トランジスタのベースとエミッタとの間
に接続された抵抗とコンデンサの並列回路が設けられて
いる。
抵抗とコンデンサの並列回路を接続したことにより、電
力増幅用トランジスタのベースとエミッタの間の容量が
増加してベース・エミッタ間の電流値が小さく寿り、貫
通電流を防ｆ１−することができる。
力増幅用トランジスタのベースとエミッタの間の容量が
増加してベース・エミッタ間の電流値が小さく寿り、貫
通電流を防ｆ１−することができる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明に係るスイッチング回路の要部を示す
回路図であり、図においてＴＲ，は電力増幅用バイポー
ラトランジスタ、５はこれと２段にダーリントン接続さ
れたＭＯＳ−ＦＥＴ、 ６Ｉ″ｉ抵抗ＲとコンデンサＣ
から成る並列回路で、上記１段目のトランジスタＴＲ５
のベース・エミッタ間に接続されている。
回路図であり、図においてＴＲ，は電力増幅用バイポー
ラトランジスタ、５はこれと２段にダーリントン接続さ
れたＭＯＳ−ＦＥＴ、 ６Ｉ″ｉ抵抗ＲとコンデンサＣ
から成る並列回路で、上記１段目のトランジスタＴＲ５
のベース・エミッタ間に接続されている。
第２図は上記トランジスタＴＲ，がＯＦＦ状態の時の等
価回路であり、第５図と同一符号は同一内容を示してい
る。
価回路であり、第５図と同一符号は同一内容を示してい
る。
第１図の回路においては、トランジス；ＪＴＲ。
のコレクタとエミッタの間に直流電圧が印加され、また
ＭＯＳ−ＦＥＴ５のゲートに駆動信号が供給され、）・
ランジスタＴＲ５のスイッチング制御が行わノしる。こ
れにより、トランジスタＴＲ，のエミッタ側から所定の
直流電圧あるいは矩形信号が得られる。
ＭＯＳ−ＦＥＴ５のゲートに駆動信号が供給され、）・
ランジスタＴＲ５のスイッチング制御が行わノしる。こ
れにより、トランジスタＴＲ，のエミッタ側から所定の
直流電圧あるいは矩形信号が得られる。
ここで、ｌ−ランジスタＴＲ５のベースとエミッタの間
に抵抗ＲとコンデンサＣが並列に接続されているので、
トランジスタＴＲ５のコレクタ・エミッタ間電圧Ｖ。。
に抵抗ＲとコンデンサＣが並列に接続されているので、
トランジスタＴＲ５のコレクタ・エミッタ間電圧Ｖ。。
が急変１〜だ時でも従来のように貫通電流が流れてトラ
ンジスタＴＲ５を破損させることはない。すなわち、ト
ランジスタＴＲ５のコレクタ・エミッタ間電圧Ｖ。１１
．が急変した時、ＭＯＳ−ＦＥＴ５のドレイン会ソース
間容量ＣＤＳのチャージ電流は抵抗Ｒを経由して流出さ
せることができるので、トランジスタＴＲ，のベース自
エミツク間に流れる電流値ｄ［小さなものとなる。
ンジスタＴＲ５を破損させることはない。すなわち、ト
ランジスタＴＲ５のコレクタ・エミッタ間電圧Ｖ。１１
．が急変した時、ＭＯＳ−ＦＥＴ５のドレイン会ソース
間容量ＣＤＳのチャージ電流は抵抗Ｒを経由して流出さ
せることができるので、トランジスタＴＲ，のベース自
エミツク間に流れる電流値ｄ［小さなものとなる。
但し、抵抗Ｒの値は小さなものにしておく必要がある。
丑た、コンデンサＣを接続していない状態では、トラン
ジスタＴＲ５のベース・エミッタ間電圧ＶＢＥＩは１ ｖＢＥ＋ ＝ ＣＤＳ × ■ＣＥ ／
（ＣＤＳ十ＣＧＳ） ’イ）で表わされる（
ゲート・ドレイン問答ｉ ＣＧＤはトランジスタＴＲ５
をＡＣＴＩＶＥ状態にするループと無関係であるため省
略しである）が、コンテンザＣ存・接続した状態でのベ
ース・エミッタ間型１−１丁ｖ１３Ｔｉ２２（（１、次
式で表ワサレル。
ジスタＴＲ５のベース・エミッタ間電圧ＶＢＥＩは１ ｖＢＥ＋ ＝ ＣＤＳ × ■ＣＥ ／
（ＣＤＳ十ＣＧＳ） ’イ）で表わされる（
ゲート・ドレイン問答ｉ ＣＧＤはトランジスタＴＲ５
をＡＣＴＩＶＥ状態にするループと無関係であるため省
略しである）が、コンテンザＣ存・接続した状態でのベ
ース・エミッタ間型１−１丁ｖ１３Ｔｉ２２（（１、次
式で表ワサレル。
ＶＢＥ２＝ＣＤＳ×■ＯＥ／（ＣＤＳ−４−”’Ｓ＋Ｃ
Ｏ） （ロ）（但Ｌ 、ＣｏはコンデンサＣの容量）
−１記（イ）、仲）式を比較すると次式のよう々関係と
なる。
Ｏ） （ロ）（但Ｌ 、ＣｏはコンデンサＣの容量）
−１記（イ）、仲）式を比較すると次式のよう々関係と
なる。
ｖＢ Ｅ＋ 〉ｖＢ Ｋ２ （ハ）つ捷り、コンデ
ンサＣを追加することにより、川にベース・エミッタ間
の古川が大きく々す、従ってトランジスタＴＲ，のベー
ス・エミッタ間に流れる電流値をより小さくすることが
できる。このため、トランジスタＴＲ５をＡＣＴＩＶＥ
状態にする確率が小さくなり、貫通電流を防ＩＩ−する
ことができる。
ンサＣを追加することにより、川にベース・エミッタ間
の古川が大きく々す、従ってトランジスタＴＲ，のベー
ス・エミッタ間に流れる電流値をより小さくすることが
できる。このため、トランジスタＴＲ５をＡＣＴＩＶＥ
状態にする確率が小さくなり、貫通電流を防ＩＩ−する
ことができる。
次に、」二連した内容を具体的に説明すると、例えばｖ
−１００ｖ１Ｃ−８００ＰＦＸＣＤＳ＝ＯＥ
ＧＳ３００ Ｐ Ｆ １Ｃｃ
−２２ｎ Ｆとおくと、上記（イ）、（ロ）式からＶ
＝２７．３ＶＸＶＢ、＝１．．３０ＶとＢＫ＋ なる。つ捷り、ＭＯＳ−ＦＥＴ５の各部ＭＣｏＳ１ＣＤ
８ がわかればトランジスタＴＲ５のベース・エミッタ
間電圧Ｖ□を知ることができ、この電圧ＶＥＥはコンチ
ン世Ｃに」二つてコントロールある。寸だ、コンデンサ
Ｃの両端には抵抗Ｒが接続されているので、−１−記の
Ｖ ＢＦ， ２＝ １．、 ３ Ｖに達する１での時間
ｔは、ｔ＝Ｃ ｘＲ ＝３Ｘ１０−９Ｒ （ Ｓ ’）となる（Ｒ１、は抵抗Ｒの値）。この３ｎ
ｓｅｃの時間では、トランジスタＴＲ，をＯＮ状態にす
ることに、不可能であり、貫通電流が流ノコ、るととは
ない。従って、トランジスタＴＲ５の異常発熱、破損を
防止することが可能となる。
−１００ｖ１Ｃ−８００ＰＦＸＣＤＳ＝ＯＥ
ＧＳ３００ Ｐ Ｆ １Ｃｃ
−２２ｎ Ｆとおくと、上記（イ）、（ロ）式からＶ
＝２７．３ＶＸＶＢ、＝１．．３０ＶとＢＫ＋ なる。つ捷り、ＭＯＳ−ＦＥＴ５の各部ＭＣｏＳ１ＣＤ
８ がわかればトランジスタＴＲ５のベース・エミッタ
間電圧Ｖ□を知ることができ、この電圧ＶＥＥはコンチ
ン世Ｃに」二つてコントロールある。寸だ、コンデンサ
Ｃの両端には抵抗Ｒが接続されているので、−１−記の
Ｖ ＢＦ， ２＝ １．、 ３ Ｖに達する１での時間
ｔは、ｔ＝Ｃ ｘＲ ＝３Ｘ１０−９Ｒ （ Ｓ ’）となる（Ｒ１、は抵抗Ｒの値）。この３ｎ
ｓｅｃの時間では、トランジスタＴＲ，をＯＮ状態にす
ることに、不可能であり、貫通電流が流ノコ、るととは
ない。従って、トランジスタＴＲ５の異常発熱、破損を
防止することが可能となる。
以上説明したように、この発明によれば、ダーリントン
接続された１段目のトランジスタのベースとエミッタと
の間に抵抗とコンデンサの並列回路を接続したため、ｌ
−ラン／メタの貫通電流を防ｄ−するととができ、従っ
てトランジスタの異常発熱、破損を防止することができ
るという効果が得られる。
接続された１段目のトランジスタのベースとエミッタと
の間に抵抗とコンデンサの並列回路を接続したため、ｌ
−ラン／メタの貫通電流を防ｄ−するととができ、従っ
てトランジスタの異常発熱、破損を防止することができ
るという効果が得られる。
第１図はこの発明に係るスイッチング回路の要７ 一
部を示す回路図、第２図はその等価回路図、第３図は従
来例を示す回路図、第４図は第３図の各部の信号波形図
、第５図は第３図の等価回路図である。 １、 ２， ３， ４． ５・・・・・・電界効果トラ
ンジスタ６・・・・・・・・・並列回路 ＴＲ， 、 ＴＲ２， ＴＲ３，ＴＲ， 、ＴＲ５・・
・電力増幅用トランジスタ Ｒ・・・・・・・・・抵 抗 Ｃ・・・・・・・・・コンデンサ 区 寸 区 Ｌｒ＞（”Ｏや 的 腺
来例を示す回路図、第４図は第３図の各部の信号波形図
、第５図は第３図の等価回路図である。 １、 ２， ３， ４． ５・・・・・・電界効果トラ
ンジスタ６・・・・・・・・・並列回路 ＴＲ， 、 ＴＲ２， ＴＲ３，ＴＲ， 、ＴＲ５・・
・電力増幅用トランジスタ Ｒ・・・・・・・・・抵 抗 Ｃ・・・・・・・・・コンデンサ 区 寸 区 Ｌｒ＞（”Ｏや 的 腺
Claims (1)
- 電力増幅用トランジスタと電界効果トランジスタとをダ
ーリントン接続して成るスイッチング回路において、前
記電力増幅用トランジスタのベースとエミッタとの間に
抵抗とコンデンサの並列回路を接続したことを特徴とす
るスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089485A JPS61220523A (ja) | 1985-03-27 | 1985-03-27 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089485A JPS61220523A (ja) | 1985-03-27 | 1985-03-27 | スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220523A true JPS61220523A (ja) | 1986-09-30 |
| JPH0369448B2 JPH0369448B2 (ja) | 1991-11-01 |
Family
ID=13155518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089485A Granted JPS61220523A (ja) | 1985-03-27 | 1985-03-27 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025033A2 (en) * | 2004-09-02 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Inkjet print head |
| WO2021193456A1 (ja) * | 2020-03-26 | 2021-09-30 | 住友重機械工業株式会社 | 誘導性負荷の駆動回路および電磁ブレーキシステム |
-
1985
- 1985-03-27 JP JP6089485A patent/JPS61220523A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025033A2 (en) * | 2004-09-02 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Inkjet print head |
| WO2006025033A3 (en) * | 2004-09-02 | 2006-11-30 | Koninkl Philips Electronics Nv | Inkjet print head |
| WO2021193456A1 (ja) * | 2020-03-26 | 2021-09-30 | 住友重機械工業株式会社 | 誘導性負荷の駆動回路および電磁ブレーキシステム |
| TWI825399B (zh) * | 2020-03-26 | 2023-12-11 | 日商住友重機械工業股份有限公司 | 感應負載的驅動電路及電磁制動系統 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369448B2 (ja) | 1991-11-01 |
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