JPS6121696A - 加入者回路制御方式 - Google Patents
加入者回路制御方式Info
- Publication number
- JPS6121696A JPS6121696A JP14206584A JP14206584A JPS6121696A JP S6121696 A JPS6121696 A JP S6121696A JP 14206584 A JP14206584 A JP 14206584A JP 14206584 A JP14206584 A JP 14206584A JP S6121696 A JPS6121696 A JP S6121696A
- Authority
- JP
- Japan
- Prior art keywords
- subscriber circuit
- control
- subscriber
- circuit
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、時分割交換機における加入者回路制御方式に
関するものである。
関するものである。
従来、この種の加入者回路制御方式としては、例えば第
１図に示すものがある。第１図において、ｌは制御線、
２は加入者回路制御メモリ、３はルリ御ハイウェイ、４
ｏ、４−ｇ、４ｍは機能の異なる複数の加入者回路、５
ｏ、５−１？、５ｍは制御信号受信回路であり、制御装
置（図示せず）からの加入者回路制御信号は、制御線１
を介して加入者回路制御メモリ２に書き込まれる。加入
者回路制御メモリ２に書き込まれた加入者回路制御信号
は順次読出され、制御ハイウェイ３を介して加入者回路
４ｏ、４．６．４ｍに送出される。なお、加入者回路制
御メモリ２のアドレスｏ、１３゜ｍは夫々加入者回路４
ｏ、４．６．４ｍに対応している。加入者回路４ｏ、４
Ａ、４ｍは端末条件により数種類に分類されており、こ
こでは第２図に示す如く３種の加入者回路を示しである
。
１図に示すものがある。第１図において、ｌは制御線、
２は加入者回路制御メモリ、３はルリ御ハイウェイ、４
ｏ、４−ｇ、４ｍは機能の異なる複数の加入者回路、５
ｏ、５−１？、５ｍは制御信号受信回路であり、制御装
置（図示せず）からの加入者回路制御信号は、制御線１
を介して加入者回路制御メモリ２に書き込まれる。加入
者回路制御メモリ２に書き込まれた加入者回路制御信号
は順次読出され、制御ハイウェイ３を介して加入者回路
４ｏ、４．６．４ｍに送出される。なお、加入者回路制
御メモリ２のアドレスｏ、１３゜ｍは夫々加入者回路４
ｏ、４．６．４ｍに対応している。加入者回路４ｏ、４
Ａ、４ｍは端末条件により数種類に分類されており、こ
こでは第２図に示す如く３種の加入者回路を示しである
。
加入者回路４ｏは制御ポイン）Ａ−Ｊを有し、加入者回
路４形は制御ポイン）Ａ−Ｆ、に−Ｍを有し、加入者回
路４ｍは制御ポイン）Ａ−Ｆ。
路４形は制御ポイン）Ａ−Ｆ、に−Ｍを有し、加入者回
路４ｍは制御ポイン）Ａ−Ｆ。
Ｎ−Ｔを有している。このため、加入者回路制御ハイウ
ェイ３におけるフォーマットは、第３図に示す如く、３
マルチフレ一ム形式となっている。なお本フォーマント
中でＦｌ 、Ｆ２ 、Ｆ ３はマルチフレームビットで
アル。
ェイ３におけるフォーマットは、第３図に示す如く、３
マルチフレ一ム形式となっている。なお本フォーマント
中でＦｌ 、Ｆ２ 、Ｆ ３はマルチフレームビットで
アル。
制御ハイウェイ３からの加入者回路制御信号は、加入者
回路内の制御信号受信回路５ｏ、５＃。
回路内の制御信号受信回路５ｏ、５＃。
５ｍによって受信され、加入者回路内の制御ポイントを
駆動する。制御信号受信回路５ｏ、５ｎ。
駆動する。制御信号受信回路５ｏ、５ｎ。
５ｍは、第６図に示す如く、レジスタ５，６と同期引込
み判定回路７から構成されており、制御ハイウェイ３か
らの加入者回路制御信号をレジスタ５に蓄積する。レジ
スタ５に３マルチフレ一ム分が蓄積されると、同期引込
み判定回路７はフレームピントＦｌ 、Ｆ２ 、Ｆ３と
内部タイミングによシ、レジスタ５からの加入者回路制
御信号をレジスタ６に移しかえるための引込み信号を発
生する。同期引込み判定回路７からの引込み信号により
、レジスタ６に蓄積された加入者回路制御信号は加入者
回路内の各制御ポイントを駆動する。
み判定回路７から構成されており、制御ハイウェイ３か
らの加入者回路制御信号をレジスタ５に蓄積する。レジ
スタ５に３マルチフレ一ム分が蓄積されると、同期引込
み判定回路７はフレームピントＦｌ 、Ｆ２ 、Ｆ３と
内部タイミングによシ、レジスタ５からの加入者回路制
御信号をレジスタ６に移しかえるための引込み信号を発
生する。同期引込み判定回路７からの引込み信号により
、レジスタ６に蓄積された加入者回路制御信号は加入者
回路内の各制御ポイントを駆動する。
しかしながら、従来の加入者回路制御方式では、加入者
回路内の制御ポイントが多いため、制御ハイウェイにお
いて数マルチフレーム構成することになり、加入者回路
制御メモリにおいてメモリ容量の増大、マルチフレーム
送出回路の複雑さによるコスト増という欠点があった。
回路内の制御ポイントが多いため、制御ハイウェイにお
いて数マルチフレーム構成することになり、加入者回路
制御メモリにおいてメモリ容量の増大、マルチフレーム
送出回路の複雑さによるコスト増という欠点があった。
本発明は、上記欠点を解消するもので、加入者回路制御
信号を加入者回路の制御ポイントに対応させることなく
、加入者回路の状態遷移パターンに対応させることで、
加入者回路制御信号のピント数を削減し、安価な加入者
回路制御方式を提供することを目的とする。
信号を加入者回路の制御ポイントに対応させることなく
、加入者回路の状態遷移パターンに対応させることで、
加入者回路制御信号のピント数を削減し、安価な加入者
回路制御方式を提供することを目的とする。
上記本発明の目的を達成するための、本発明に係る加入
者回路制御方式の構成は、機能の異なる複数の加入者回
路を制御ハイウェイを介して制御する加入者回路制御方
式において、加入者回路に対しその加入者回路がと９う
る状態遷移パターンを２進符号化した加入者回路制御信
号を送出する手段を設けると共に、加入者回路に加入者
回路制御信号を受信して複数の制御ポイントに対応した
制御信号に展開する手段を設けてなるものである。
者回路制御方式の構成は、機能の異なる複数の加入者回
路を制御ハイウェイを介して制御する加入者回路制御方
式において、加入者回路に対しその加入者回路がと９う
る状態遷移パターンを２進符号化した加入者回路制御信
号を送出する手段を設けると共に、加入者回路に加入者
回路制御信号を受信して複数の制御ポイントに対応した
制御信号に展開する手段を設けてなるものである。
次に、本発明の一実施例を図面に基づいて説明する。
第４図は加入者回路の状態遷移図であシ、パターン１か
らパターンｎまでの状態遷移パターンをとシ、各状態遷
移パターン間の移行は自由である。加入者回路内の制御
ポイントと状態遷移パターンとの対応は第５図に示すと
おシである。
らパターンｎまでの状態遷移パターンをとシ、各状態遷
移パターン間の移行は自由である。加入者回路内の制御
ポイントと状態遷移パターンとの対応は第５図に示すと
おシである。
第５図において、パターンｌは加入者回路内のすべての
制御ポイントをオフしている状態を示し、パターン２は
加入者回路内の制御ポイン）Ａ、Ｂ、Ｅ、Ｇ ’にオ／
している状態を示している。このように加入者回路制御
信号を状態遷移パターン番号の２進化符号で表現した場
合の接続構成図は第１図と同様であるが、制御装置（図
示せず）には、加入者回路に対しその加入者回路がとり
うる状態遷移パターンを２進符号化した加入者回路制御
信号を制御線ｌを介して加入者回路制御メモリ２に送出
する手段が含まれており、また、加入者回路４ｏ、４−
＆、４ｍには夫々その加入者回路制御信号を受信してそ
の複数の制御ポイントに対応した制御信号に展開する手
段が含まれている。
制御ポイントをオフしている状態を示し、パターン２は
加入者回路内の制御ポイン）Ａ、Ｂ、Ｅ、Ｇ ’にオ／
している状態を示している。このように加入者回路制御
信号を状態遷移パターン番号の２進化符号で表現した場
合の接続構成図は第１図と同様であるが、制御装置（図
示せず）には、加入者回路に対しその加入者回路がとり
うる状態遷移パターンを２進符号化した加入者回路制御
信号を制御線ｌを介して加入者回路制御メモリ２に送出
する手段が含まれており、また、加入者回路４ｏ、４−
＆、４ｍには夫々その加入者回路制御信号を受信してそ
の複数の制御ポイントに対応した制御信号に展開する手
段が含まれている。
加入者回路内の制御信号受信回路５ｏ、５［。
５ｍは第７図に示すとおシであり、レジスタ８と展開回
路９とで構成される。制御ハイウェイ３からの加入者回
路制御信号をまずレジスタ８に蓄積する。レジスタ８に
蓄積された加入者回路制御信号は状態遷移パターンの２
進化符号である。前記加入者回路制御信号を内部タイミ
ングによシ展開回路９に移し替え、展開回路９では２進
符号化された加入者回路制御信号を加入者回路内の制御
ポイントに対応したものに展開し駆動する。
路９とで構成される。制御ハイウェイ３からの加入者回
路制御信号をまずレジスタ８に蓄積する。レジスタ８に
蓄積された加入者回路制御信号は状態遷移パターンの２
進化符号である。前記加入者回路制御信号を内部タイミ
ングによシ展開回路９に移し替え、展開回路９では２進
符号化された加入者回路制御信号を加入者回路内の制御
ポイントに対応したものに展開し駆動する。
したがって、制御ハイウェイ３におけるフォーマットは
第３図に示すような３マルチフレーム構成をとる必要が
なく、１チヤネル８ピントで充分である。ｌチャネルの
８ビツトをすべてを加入者回路制御信号用ピントとして
使用した場合は２５６の状態遷移パターンを送出でき、
８ビツトの内１ビットをパリティ等のチェックピントと
すれば１２８の状態遷移パターンを送出できる。このパ
ターン数は加入者回路としては充分子桁がある。
第３図に示すような３マルチフレーム構成をとる必要が
なく、１チヤネル８ピントで充分である。ｌチャネルの
８ビツトをすべてを加入者回路制御信号用ピントとして
使用した場合は２５６の状態遷移パターンを送出でき、
８ビツトの内１ビットをパリティ等のチェックピントと
すれば１２８の状態遷移パターンを送出できる。このパ
ターン数は加入者回路としては充分子桁がある。
以上説明したように、本発明に係る加入者回路制御方式
によれば、加入者回路に対しその加入者回路がとりうる
状態遷移パターンを２進符号化した加入者回路制御信号
を送出する手段を設けると共に、加入者回路に加入者回
路制御信号を受信して複数の制御ポイントに対応した制
御信号に展開する手段を設けてなる点に特徴を有するも
のであるから、マルチフレーム構成音とる必要がすく、
メモリ容量の削減と送出回路の簡略化によるコスト低減
を図ることができ、また、プログラム作成においても加
入者回路の制御ポイントを意識する必要がなく、状態遷
移パターンのみを考慮すればよいのでプログラム作成に
おいても工数の削減を図りうるという効果を奏する。
によれば、加入者回路に対しその加入者回路がとりうる
状態遷移パターンを２進符号化した加入者回路制御信号
を送出する手段を設けると共に、加入者回路に加入者回
路制御信号を受信して複数の制御ポイントに対応した制
御信号に展開する手段を設けてなる点に特徴を有するも
のであるから、マルチフレーム構成音とる必要がすく、
メモリ容量の削減と送出回路の簡略化によるコスト低減
を図ることができ、また、プログラム作成においても加
入者回路の制御ポイントを意識する必要がなく、状態遷
移パターンのみを考慮すればよいのでプログラム作成に
おいても工数の削減を図りうるという効果を奏する。
第１図は、加入者回路制御方式の接続構成図である。
第２図は、従来の加入者回路ど制御ポイントとの対応図
である。 第３図は、従来の加入者回路制御ハイウェイフォーマッ
トを示す図である。 第４図は、本発明に係る加入者回路制御方式の一実施例
における加入者回路状態遷移図である。 第５図は、同実施例における加入者回路の状態遷移パタ
ーンと制御ポイントとの対応図である。 第６図は、従来の制御信号受信回路のブロック図である
。 第７図は、同実施例における制御信号受信回路のブロッ
ク図である。 ｌ・・・制御線 ２・・・加入者回路制御メモリ ３・・・制御ハイウェイ ４ｏ、４看、４ｍ・・・加入者回路 ５ｏ 、 ５．ｅ 、 ５ｍ・・・制御信号受信回路５
．６．８・・・レジスタ ７・・・同期引込み判定回路 ９・・・展開回路
である。 第３図は、従来の加入者回路制御ハイウェイフォーマッ
トを示す図である。 第４図は、本発明に係る加入者回路制御方式の一実施例
における加入者回路状態遷移図である。 第５図は、同実施例における加入者回路の状態遷移パタ
ーンと制御ポイントとの対応図である。 第６図は、従来の制御信号受信回路のブロック図である
。 第７図は、同実施例における制御信号受信回路のブロッ
ク図である。 ｌ・・・制御線 ２・・・加入者回路制御メモリ ３・・・制御ハイウェイ ４ｏ、４看、４ｍ・・・加入者回路 ５ｏ 、 ５．ｅ 、 ５ｍ・・・制御信号受信回路５
．６．８・・・レジスタ ７・・・同期引込み判定回路 ９・・・展開回路
Claims (1)
- 機能の異なる複数の加入者回路を制御ハイウェイを介し
て制御する加入者回路制御方式において、前記加入者回
路に対しその加入者回路がとりうる状態遷移パターンを
２進符号化した加入者回路制御信号を送出する手段を設
けると共に、前記加入者回路に前記加入者回路制御信号
を受信して複数の制御ポイントに対応した制御信号に展
開する手段を設けてなることを特徴とする加入者回路制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14206584A JPS6121696A (ja) | 1984-07-09 | 1984-07-09 | 加入者回路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14206584A JPS6121696A (ja) | 1984-07-09 | 1984-07-09 | 加入者回路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6121696A true JPS6121696A (ja) | 1986-01-30 |
Family
ID=15306612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14206584A Pending JPS6121696A (ja) | 1984-07-09 | 1984-07-09 | 加入者回路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5558472A (en) * | 1993-10-07 | 1996-09-24 | Sumitomo Chemical Company, Limited | Method and apparatus for transporting particles |
-
1984
- 1984-07-09 JP JP14206584A patent/JPS6121696A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5558472A (en) * | 1993-10-07 | 1996-09-24 | Sumitomo Chemical Company, Limited | Method and apparatus for transporting particles |
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