JPS61213951A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS61213951A JPS61213951A JP5556785A JP5556785A JPS61213951A JP S61213951 A JPS61213951 A JP S61213951A JP 5556785 A JP5556785 A JP 5556785A JP 5556785 A JP5556785 A JP 5556785A JP S61213951 A JPS61213951 A JP S61213951A
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- signal
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- interface
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二次アドレス機能を持たないインターフェー
ス用ＩＣに二次アドレス機能を追加したインターフェー
スに係り、特にコンピュータと分析装置などの各種機器
との間でデータ転送を行うデータ転送方式に関するもの
である。
ス用ＩＣに二次アドレス機能を追加したインターフェー
スに係り、特にコンピュータと分析装置などの各種機器
との間でデータ転送を行うデータ転送方式に関するもの
である。
外部から機能を制御することのできるプログラマブル測
定装置の普及に伴い自動計測システムを容易に構成する
ことのできる共通のインターフェース規格が制定されて
いる。一般にはＩＥＣインターフェース・バス（国際電
気標準会議（ＩＥＣ）の規格）と呼ばれているが、Ｉ
ＥＦ、Ｅ−４８８バス（米国の電気電子学会（ＩＥＥＥ
）の規格）、ＨＰ Ｉ Ｂ （Ｉｅｉｌｌｅｔｔ−Ｐ
ａｃｋａｒｄ Ｉｒ！ｔｅｒｆａｃｅ Ｂｕｓ）、ＣＰ
−Ｉ Ｂ （Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎ
ｔｅｒｆａｃｅ Ｂｕｓ）とも呼ばれている。
定装置の普及に伴い自動計測システムを容易に構成する
ことのできる共通のインターフェース規格が制定されて
いる。一般にはＩＥＣインターフェース・バス（国際電
気標準会議（ＩＥＣ）の規格）と呼ばれているが、Ｉ
ＥＦ、Ｅ−４８８バス（米国の電気電子学会（ＩＥＥＥ
）の規格）、ＨＰ Ｉ Ｂ （Ｉｅｉｌｌｅｔｔ−Ｐ
ａｃｋａｒｄ Ｉｒ！ｔｅｒｆａｃｅ Ｂｕｓ）、ＣＰ
−Ｉ Ｂ （Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎ
ｔｅｒｆａｃｅ Ｂｕｓ）とも呼ばれている。
第６図はＩＥＣインターフェース・バス・システムの構
成を示す図であり、５１はコンピュータ、５２．５３−
１と５３−２はインターフェース、５４−１と５４−２
は装置をそれぞれ示している。第６図において、バス・
ライン上のコンピュータ５１及び装！Ｆ５４−１．５４
−２は、機能上トーカ（話し手）、リスナ（聞き手）、
コントローラに分類され、１つの装置が２つ以上の機能
をもつものである。信号線は、３つのグループに分類さ
れ、それぞれデータ・バス、データ・バイト転送制御バ
ス、インターフェース管理バスと呼ばれる。そして、８
本の信号線からなるデータ・バスによりデータ、アドレ
ス、コマンドなどの転送が行われ、３本の信号線からな
るデータ・バイト転送制御バスによりデータ・バス上の
メソセージの非同期確認（３線式ハンドシェーク）が行
われ、５本の信号線からなるインターフェース管理バス
によりインターフェースに関する独立したメソセージの
転送が行われる。インターフェース管理バスの中には、
ＡＴＮ （ａｔｔｅｎｔｉｏｎ）と呼ばれる信号線があ
るが、この信号線により、データ・バスをデータ・モー
ド（ＡＴＮ＝Ｏ）とコマンド・モード（ＡＴＮ＝１）と
に区別し、アドレス指定はコマンド・モードにより行わ
れる。通常、データはＩＳＯコードまたはＡＳＣＩＩコ
ードが用いられる。
成を示す図であり、５１はコンピュータ、５２．５３−
１と５３−２はインターフェース、５４−１と５４−２
は装置をそれぞれ示している。第６図において、バス・
ライン上のコンピュータ５１及び装！Ｆ５４−１．５４
−２は、機能上トーカ（話し手）、リスナ（聞き手）、
コントローラに分類され、１つの装置が２つ以上の機能
をもつものである。信号線は、３つのグループに分類さ
れ、それぞれデータ・バス、データ・バイト転送制御バ
ス、インターフェース管理バスと呼ばれる。そして、８
本の信号線からなるデータ・バスによりデータ、アドレ
ス、コマンドなどの転送が行われ、３本の信号線からな
るデータ・バイト転送制御バスによりデータ・バス上の
メソセージの非同期確認（３線式ハンドシェーク）が行
われ、５本の信号線からなるインターフェース管理バス
によりインターフェースに関する独立したメソセージの
転送が行われる。インターフェース管理バスの中には、
ＡＴＮ （ａｔｔｅｎｔｉｏｎ）と呼ばれる信号線があ
るが、この信号線により、データ・バスをデータ・モー
ド（ＡＴＮ＝Ｏ）とコマンド・モード（ＡＴＮ＝１）と
に区別し、アドレス指定はコマンド・モードにより行わ
れる。通常、データはＩＳＯコードまたはＡＳＣＩＩコ
ードが用いられる。
” 上ころで、このＩＥＣインターフェース・バスに分
析装置などの各機器を接続する場合、二次アドレス機能
をもたないインターフェース用ＩＣ（例えば日本プレシ
ジョン・サーキソッ社の商品名５Ｍ８５３０Ｂで知られ
るＩＣ）を使用することが多い。この場合には、インタ
ーフェース用ＩＣのもっている一次アドレス機能をイン
ターフェース・アドレスにし、そして、ファンクション
・コードを取り決めて、データ・モードで各機器内のア
・ドレスとなるファンクション・コードを転送する方法
が採用される。そこで各機器側では、このファンクショ
ン・コードを識別して各機器内のメモリにデータを転送
したり、各機器内のメモリからコンピュータにデータを
転送したりしている。
析装置などの各機器を接続する場合、二次アドレス機能
をもたないインターフェース用ＩＣ（例えば日本プレシ
ジョン・サーキソッ社の商品名５Ｍ８５３０Ｂで知られ
るＩＣ）を使用することが多い。この場合には、インタ
ーフェース用ＩＣのもっている一次アドレス機能をイン
ターフェース・アドレスにし、そして、ファンクション
・コードを取り決めて、データ・モードで各機器内のア
・ドレスとなるファンクション・コードを転送する方法
が採用される。そこで各機器側では、このファンクショ
ン・コードを識別して各機器内のメモリにデータを転送
したり、各機器内のメモリからコンピュータにデータを
転送したりしている。
このような考えに基づいたインターフェースでは、ＡＩ
ＣＩＩコードでＣＲ（Ｃａｒｒｉａｇｅ Ｒｅｔｕｒｎ
）とＬＦ （Ｌｔｎｅ Ｆｅｅｄ）を送信して最終デー
タであることを知らせている。この方法では、ファンク
ション・コードをハードで識別するのは困難であるため
ソフトで処理している。従って、データ転送が遅くなる
という問題がある。
ＣＩＩコードでＣＲ（Ｃａｒｒｉａｇｅ Ｒｅｔｕｒｎ
）とＬＦ （Ｌｔｎｅ Ｆｅｅｄ）を送信して最終デー
タであることを知らせている。この方法では、ファンク
ション・コードをハードで識別するのは困難であるため
ソフトで処理している。従って、データ転送が遅くなる
という問題がある。
もう１つの方法は、インターフェース用ＩＣの一次アド
レス機能をインターフェース・アドレスにし、各機器内
のメモリ又はランチを２次アドレスに振り分ける方法で
ある。この場合には、最終データと同時に最終データ信
号（ＥＯＩ Ｅｎｄ ０ｆＩｄｅｎｔｉｆｙ）を送信し
てそのデータが最後であることを知らせるようにしてい
る。
レス機能をインターフェース・アドレスにし、各機器内
のメモリ又はランチを２次アドレスに振り分ける方法で
ある。この場合には、最終データと同時に最終データ信
号（ＥＯＩ Ｅｎｄ ０ｆＩｄｅｎｔｉｆｙ）を送信し
てそのデータが最後であることを知らせるようにしてい
る。
分析装置のように多くのランチまたはメモリにデータを
送信する場合には、ＥＯＩ信号を用いることによりコン
ピュータ・システムを簡略化することができるが、この
方法を、先に述べた２次アドレス機能をもたないインタ
ーフェース用ＩＣにより実現するためには、２次アドレ
ス機能を追加するとともに、ＥＯＩ信号の発生機能を追
加することが必要となる。しかし、一般にはこれらの機
能をインターフェース用ＩＣとプロセッサとの組み合わ
せにより構成しており、そのためにソフトウェアの負担
が大きくなり処理スピードが遅くなるという問題がある
。
送信する場合には、ＥＯＩ信号を用いることによりコン
ピュータ・システムを簡略化することができるが、この
方法を、先に述べた２次アドレス機能をもたないインタ
ーフェース用ＩＣにより実現するためには、２次アドレ
ス機能を追加するとともに、ＥＯＩ信号の発生機能を追
加することが必要となる。しかし、一般にはこれらの機
能をインターフェース用ＩＣとプロセッサとの組み合わ
せにより構成しており、そのためにソフトウェアの負担
が大きくなり処理スピードが遅くなるという問題がある
。
本発明は、上記の考察に基づくものであって、２次アド
レス機能をもたないインターフェース用ＩＣを使い、簡
単なハードウェア構成によりデータ転送を行うことがで
きるデータ転送方式を提供することを目的とするもので
ある。
レス機能をもたないインターフェース用ＩＣを使い、簡
単なハードウェア構成によりデータ転送を行うことがで
きるデータ転送方式を提供することを目的とするもので
ある。
そのために本発明のデータ転送方式は、コンピュータと
各装置との間でデータ・バスをコマンド・モードとデー
タ・モードとに区別し、コマンド・モードでアドレスを
指定しデータ・モードで装置内メモリのアドレスを指定
した後データ転送を行うデータ転送方式であって、装置
側インターフェースにデータ・モードの最初に指定され
た装置内メモリのアドレスを識別して保持しチップ・セ
レクト信号を発生するチップ・セレクト手段、及び単位
データ転送する毎にデータ・セレクト信号を更新するデ
ータ・セレクト手段を備え、チップ・セレクト信号とデ
ータ・セレクト信号により装置内のメモリを選択してデ
ータ転送を行うことを特徴とするものである。
各装置との間でデータ・バスをコマンド・モードとデー
タ・モードとに区別し、コマンド・モードでアドレスを
指定しデータ・モードで装置内メモリのアドレスを指定
した後データ転送を行うデータ転送方式であって、装置
側インターフェースにデータ・モードの最初に指定され
た装置内メモリのアドレスを識別して保持しチップ・セ
レクト信号を発生するチップ・セレクト手段、及び単位
データ転送する毎にデータ・セレクト信号を更新するデ
ータ・セレクト手段を備え、チップ・セレクト信号とデ
ータ・セレクト信号により装置内のメモリを選択してデ
ータ転送を行うことを特徴とするものである。
本発明のデータ転送方式では、コンピュータからコマン
ド・モードでインターフェースのアドレスを指定し、続
いてデータ・モードで装置内メモリのアドレスを指定し
てデータ転送を開始することによって、単位データ転送
する毎にデータ・セレクト信号が更新され、このデータ
・セレクト信号の更新に従って装置内メモリとのデータ
転送が行われる。従って、コンピュータはデータ転送処
理を簡単にすることができる。
ド・モードでインターフェースのアドレスを指定し、続
いてデータ・モードで装置内メモリのアドレスを指定し
てデータ転送を開始することによって、単位データ転送
する毎にデータ・セレクト信号が更新され、このデータ
・セレクト信号の更新に従って装置内メモリとのデータ
転送が行われる。従って、コンピュータはデータ転送処
理を簡単にすることができる。
以下、実施例を図面を参照しつつ説明する。
第１図は本発明に係るインターフェースの１実施例構成
を示す図、第２図は分析装置側におけるデータ転送部の
構成例を示す図、第３図は第１図に示すインターフェー
スにおけるトーカの場合の動作を説明するためのタイム
チャー１・、第４図は第１図に示すインターフェースに
おけるリスナの場合の動作を説明するためのタイムチャ
ート、第５図は第１図に示すインターフェースの具体的
な構成例を示す図である。図中、■と２はバス・ドライ
バー、３は２次アドレス記憶メモリ、４は転送バイト数
記憶メモリ、５はインターフェース制御回路、６は２次
アドレス・ラッチ・パルス発生回路、７はハンドシェイ
ク制御回路、８はデータ・セレクト回路、９はアンド・
ゲート、１ｏと１１はインバータ、１２と１３はナンド
・ゲート、１４はアドレス設定スイッチ、１５はデコー
ダ、１６−１ないし１６−４はランチ、１７−１ないし
１７−４はバッファ、１８−１ないし１８−４と１９−
１ないし１９−４はアンド・ゲートをそれぞれ示してい
る。
を示す図、第２図は分析装置側におけるデータ転送部の
構成例を示す図、第３図は第１図に示すインターフェー
スにおけるトーカの場合の動作を説明するためのタイム
チャー１・、第４図は第１図に示すインターフェースに
おけるリスナの場合の動作を説明するためのタイムチャ
ート、第５図は第１図に示すインターフェースの具体的
な構成例を示す図である。図中、■と２はバス・ドライ
バー、３は２次アドレス記憶メモリ、４は転送バイト数
記憶メモリ、５はインターフェース制御回路、６は２次
アドレス・ラッチ・パルス発生回路、７はハンドシェイ
ク制御回路、８はデータ・セレクト回路、９はアンド・
ゲート、１ｏと１１はインバータ、１２と１３はナンド
・ゲート、１４はアドレス設定スイッチ、１５はデコー
ダ、１６−１ないし１６−４はランチ、１７−１ないし
１７−４はバッファ、１８−１ないし１８−４と１９−
１ないし１９−４はアンド・ゲートをそれぞれ示してい
る。
インターフェース制御回路５は、２次アドレス機能をも
たないインターフェース用ＩＣであり、アドレス設定ス
イッチ１４によりこのインターフェースの１次アドレス
Ａ Ｄ ＋−ｓが設定される。転送バイト数記憶メモリ
４は、２次アドレスに対応するデータ転送のバイト数を
記憶した例えばＰ−ＲｏＭである。このＰ−ＲＯＭアド
レスとして２次アドレス記憶メモリ３に記憶された２次
アドレスが入力され、転送バイト数設定信号が読み出さ
れる。なお、コンピュータを設計するとき、分析装置内
のメモリ又はランチに何バイト送受信すればよいかが決
められ、また、そのメモリ又はランチには２次アドレス
が振り分けられる。
たないインターフェース用ＩＣであり、アドレス設定ス
イッチ１４によりこのインターフェースの１次アドレス
Ａ Ｄ ＋−ｓが設定される。転送バイト数記憶メモリ
４は、２次アドレスに対応するデータ転送のバイト数を
記憶した例えばＰ−ＲｏＭである。このＰ−ＲＯＭアド
レスとして２次アドレス記憶メモリ３に記憶された２次
アドレスが入力され、転送バイト数設定信号が読み出さ
れる。なお、コンピュータを設計するとき、分析装置内
のメモリ又はランチに何バイト送受信すればよいかが決
められ、また、そのメモリ又はランチには２次アドレス
が振り分けられる。
ハンドシェイク制御回路７は、インターフェース制御回
路５及びデータ・セレクト回路８と組み合わせてデータ
転送時におけるハンドシェイクを制御するものである。
路５及びデータ・セレクト回路８と組み合わせてデータ
転送時におけるハンドシェイクを制御するものである。
ここで、信号ＷＲ３ＴＢはデータをランチする信号であ
り、インターフェース制御回路５のＬＳＮ −ＲＧ−Ｃ
ＬＫである。従って、分析装置内のランチには、■２次
アドレス信号、■データ・セレクト信号、■ＷＲ３ＴＢ
信号の３つの信号が使われる。
り、インターフェース制御回路５のＬＳＮ −ＲＧ−Ｃ
ＬＫである。従って、分析装置内のランチには、■２次
アドレス信号、■データ・セレクト信号、■ＷＲ３ＴＢ
信号の３つの信号が使われる。
データ・セレクト回路８は、データ転送開始信号、ＴＬ
Ｋ−ＢＳＹ−ＬＳＮ−Ｂ、ＳＹ及びＡＴＮをハンドシェ
イク制御回路７より受信し、転送データ毎に何バイト目
のデータであるかインデックスをつける役目をするもの
である。すなわち、データ・セレクト回路８は、データ
転送開始信号がＰＲ端子に入力されると、プリセット・
データが出力端子に現れる。このプリセット・データは
、１バイト目のデータ転送では出力端子ＱＡに現れ以後
、１バイト転送する毎にＣＬＫ端子に入力される信号Ｔ
ＬＫ−ＢＳＹの立ち上がりで０３次いでＱ６、ＱＤにシ
フトされる。これがデータ・セレクト信号となり、転送
されたデータが何バイト目であるかを示すＥＯＩ信号の
原信号となるとともに、分析装置内のランチに記憶され
たデータをユニット・バス上に送出する信号となる。
Ｋ−ＢＳＹ−ＬＳＮ−Ｂ、ＳＹ及びＡＴＮをハンドシェ
イク制御回路７より受信し、転送データ毎に何バイト目
のデータであるかインデックスをつける役目をするもの
である。すなわち、データ・セレクト回路８は、データ
転送開始信号がＰＲ端子に入力されると、プリセット・
データが出力端子に現れる。このプリセット・データは
、１バイト目のデータ転送では出力端子ＱＡに現れ以後
、１バイト転送する毎にＣＬＫ端子に入力される信号Ｔ
ＬＫ−ＢＳＹの立ち上がりで０３次いでＱ６、ＱＤにシ
フトされる。これがデータ・セレクト信号となり、転送
されたデータが何バイト目であるかを示すＥＯＩ信号の
原信号となるとともに、分析装置内のランチに記憶され
たデータをユニット・バス上に送出する信号となる。
このＥＯＩ信号の原信号となるデータ・セレクト信号は
、ナンド・ゲート１２に送信され、２次アドレス・デー
タからデコードされたチップ・セレクト信号によって指
定された分析装置内のラッチから何バイト送出するかを
記憶した転送バイト数記憶メモリ４の出力によりゲート
される。従ってそれに対応したデータ・セレクト信号の
みがナンド・ゲート１２．１３を通過することになる。
、ナンド・ゲート１２に送信され、２次アドレス・デー
タからデコードされたチップ・セレクト信号によって指
定された分析装置内のラッチから何バイト送出するかを
記憶した転送バイト数記憶メモリ４の出力によりゲート
される。従ってそれに対応したデータ・セレクト信号の
みがナンド・ゲート１２．１３を通過することになる。
この信号は、ハンドシェイク制御回路７に供給され、分
析装置側のランチからコンピュータへデータ転送するた
めのハンドシェイクを終了させるとともに、アンド・ゲ
ート９でＤＡＶ及びＴ Ｌ Ｋにより整形されてＥＯＩ
信号となってコンピュータへデータが最終バイトである
ことを知らせる。
析装置側のランチからコンピュータへデータ転送するた
めのハンドシェイクを終了させるとともに、アンド・ゲ
ート９でＤＡＶ及びＴ Ｌ Ｋにより整形されてＥＯＩ
信号となってコンピュータへデータが最終バイトである
ことを知らせる。
他方、分析装置内のデータ転送制御部は、第２図に示す
ように２次アドレスをデコードしてチップ・セレクト信
号を送出するデコーダ１５、コンピュータから転送され
てきたデータを保持するランチ１６−１ないし１６−４
、コンピュータへ転送するデータを保持するバッファ１
７−１ないし１７−４、及びナンド・ゲート１８−１な
いし１８−４と１９−１ないし１９−４を有する。そし
て、チップ・セレクＩ・信号とデータ・セレクト信号と
によって、コンピュータから分析装置内へデータを転送
する場合には、ランチ１６−１ないし１６−４にデータ
を保持し、分析装置内からコンピュータへデータを転送
する場合には、バッファ１７−１ないし１７−４からユ
ニット・ハスにデータをのせる。
ように２次アドレスをデコードしてチップ・セレクト信
号を送出するデコーダ１５、コンピュータから転送され
てきたデータを保持するランチ１６−１ないし１６−４
、コンピュータへ転送するデータを保持するバッファ１
７−１ないし１７−４、及びナンド・ゲート１８−１な
いし１８−４と１９−１ないし１９−４を有する。そし
て、チップ・セレクＩ・信号とデータ・セレクト信号と
によって、コンピュータから分析装置内へデータを転送
する場合には、ランチ１６−１ないし１６−４にデータ
を保持し、分析装置内からコンピュータへデータを転送
する場合には、バッファ１７−１ないし１７−４からユ
ニット・ハスにデータをのせる。
次に、第１図に示すインターフェースにおけるリスナの
場合、すなわちコンピュータから分析装置内のランチ又
はメモリへ（インターフェース・バス側からユニット・
バス側へ）データを転送する場合のインターフェースの
動作について説明する。コンピュータは、アドレス・モ
ード（又はコマンド・モード）にするため、ＡＴＮをハ
イ・レベルにする。この信号を受信したインターフェー
ス制御回路５は、データ受取準備がＯＫであることを示
す信号ＮＲＦＤ （Ｄ）をコンピュータに送信する。そ
うするとコンピュータは、１次アドレス（マイリスン・
アドレス）と同時に１次アドレスが有効であることを示
す信号ＤＡＶ （Ｒ）をインターフェース制御回路５に
送信する。インターフェース制御回路５は、信号ＤＡＶ
（Ｒ）がハイ・レベルである期間に１次アドレスをラ
ッチし、これを外付けされたスイッチ１４で設定された
アドレスＡＤ＋−ｓと比較し一致していれば信号ＬＳＮ
ＳＮ−・レベルにする。続いて、コンピュータへ１次ア
ドレス受取完了を示すＮＤＡＣ（Ｄ）を送信する。これ
で分析装置側のインターフェースがリスナに指定された
ことになる。
場合、すなわちコンピュータから分析装置内のランチ又
はメモリへ（インターフェース・バス側からユニット・
バス側へ）データを転送する場合のインターフェースの
動作について説明する。コンピュータは、アドレス・モ
ード（又はコマンド・モード）にするため、ＡＴＮをハ
イ・レベルにする。この信号を受信したインターフェー
ス制御回路５は、データ受取準備がＯＫであることを示
す信号ＮＲＦＤ （Ｄ）をコンピュータに送信する。そ
うするとコンピュータは、１次アドレス（マイリスン・
アドレス）と同時に１次アドレスが有効であることを示
す信号ＤＡＶ （Ｒ）をインターフェース制御回路５に
送信する。インターフェース制御回路５は、信号ＤＡＶ
（Ｒ）がハイ・レベルである期間に１次アドレスをラ
ッチし、これを外付けされたスイッチ１４で設定された
アドレスＡＤ＋−ｓと比較し一致していれば信号ＬＳＮ
ＳＮ−・レベルにする。続いて、コンピュータへ１次ア
ドレス受取完了を示すＮＤＡＣ（Ｄ）を送信する。これ
で分析装置側のインターフェースがリスナに指定された
ことになる。
続いてコンピュータから２次アドレスが送られてくると
、１次アドレスが送信されてきたときと同様に信号ＮＲ
ＦＤ （Ｄ） 、信号ＤＡＶ （Ｒ）、信号ＮＤＡＣ（
Ｄ）が使われる。まず、インターフェース制御回路５は
、信号ＮＲＦＤ （Ｄ）をコンピュータへ送信する。こ
れを受信したコンピュータは、２次アドレスと同時に２
次アドレスが有効であることを示す信号ＤＡＶ （Ｒ）
をインターフェース制御回路５に送信する。ここでコン
ピュータから送信する２次アドレスは、データ・バスの
ＤＯ６，７がハイ・レベルにされる。また、２次アドレ
スが有効である期間は、ＤＡＶ （Ｒ）がハイ・レベル
の間であるから、この期間内に２次アドレス・ランチ・
パルス発生回路６でパルスを発生させ、２次アドレス記
憶メモリ３に２次アドレスを記憶させる。このように２
次アドレスが転送される条件は、次の４点である。
、１次アドレスが送信されてきたときと同様に信号ＮＲ
ＦＤ （Ｄ） 、信号ＤＡＶ （Ｒ）、信号ＮＤＡＣ（
Ｄ）が使われる。まず、インターフェース制御回路５は
、信号ＮＲＦＤ （Ｄ）をコンピュータへ送信する。こ
れを受信したコンピュータは、２次アドレスと同時に２
次アドレスが有効であることを示す信号ＤＡＶ （Ｒ）
をインターフェース制御回路５に送信する。ここでコン
ピュータから送信する２次アドレスは、データ・バスの
ＤＯ６，７がハイ・レベルにされる。また、２次アドレ
スが有効である期間は、ＤＡＶ （Ｒ）がハイ・レベル
の間であるから、この期間内に２次アドレス・ランチ・
パルス発生回路６でパルスを発生させ、２次アドレス記
憶メモリ３に２次アドレスを記憶させる。このように２
次アドレスが転送される条件は、次の４点である。
（１１Ａ Ｔ Ｎ カハイ・レベル（コマンド・モード
）であること。
）であること。
＋２１ＤＯ６，７がハイ・レベルであること。
（３）１次アドレスの次に２次アドレスが転送されてく
ること。
ること。
（４） 信号ＮＲＦＤ （Ｄ） 、信号ＤＡＶ （Ｒ
）及び信号ＮＤＡＣ（Ｄ）のハンドシェイクにより転送
され２次アドレスが有効な期間は、信号ＤＡＶ （Ｒ）
がハイ・レベルのときであること。
）及び信号ＮＤＡＣ（Ｄ）のハンドシェイクにより転送
され２次アドレスが有効な期間は、信号ＤＡＶ （Ｒ）
がハイ・レベルのときであること。
以上のようにして２次アドレスの転送が終了すると、第
３図に示すようにコンピュータは、ＡＴＮをロー・レベ
ルにし、データ・モードにより２次アドレスで指定され
た分析装置内ランチ（又はメモリ）にデータを転送する
。この場合のデータ転送は、ＡＴＮがコマンド・モード
からデータ・モードに変わるとき、ハンドシェイク制御
回路７から発生するデータ転送開始信号によって開始さ
れる。またハンドシェイク制御回路７は、このデータ転
送開始信号によってＨ３−ＥＮＢ信号をロー・レベルに
する。これによってインターフェース制御回路５は、コ
ンピュータへデータ受信準備がＯＫであることを示すＮ
ＲＦＤ （Ｄ）を送信する。これを受信したコンピュー
タは、１バイト目のデータとともにデータが有効である
ことを示すＤＡＶ （Ｒ）信号をインターフェース制御
回路５に送信する。これに対してインターフェース制御
回路５は、ＢＳＹ信号をロー・レベルにしデータを受信
するためのＲＧ −ＣＬ Ｋ信号を出力する。
３図に示すようにコンピュータは、ＡＴＮをロー・レベ
ルにし、データ・モードにより２次アドレスで指定され
た分析装置内ランチ（又はメモリ）にデータを転送する
。この場合のデータ転送は、ＡＴＮがコマンド・モード
からデータ・モードに変わるとき、ハンドシェイク制御
回路７から発生するデータ転送開始信号によって開始さ
れる。またハンドシェイク制御回路７は、このデータ転
送開始信号によってＨ３−ＥＮＢ信号をロー・レベルに
する。これによってインターフェース制御回路５は、コ
ンピュータへデータ受信準備がＯＫであることを示すＮ
ＲＦＤ （Ｄ）を送信する。これを受信したコンピュー
タは、１バイト目のデータとともにデータが有効である
ことを示すＤＡＶ （Ｒ）信号をインターフェース制御
回路５に送信する。これに対してインターフェース制御
回路５は、ＢＳＹ信号をロー・レベルにしデータを受信
するためのＲＧ −ＣＬ Ｋ信号を出力する。
１バイト目のデータは、
ＲＧ−ＣＬＫ−ＬＳＮ＝ＷＲ３ＴＢ
により分析装置内のラッチ１６−１に記憶される。
そこで、インターフェース制御回路５は、データ受取完
了を示すＮＤＡＣ（Ｄ）をコンピュータへ送信し、１バ
イト目のデータ転送を終了する。
了を示すＮＤＡＣ（Ｄ）をコンピュータへ送信し、１バ
イト目のデータ転送を終了する。
他方、データ・セレクト回路８は、データ転送開始信号
、ＡＴＮ信号及びＬＳＮ−ＢＳＹ信号がそれぞれＰＲ端
子、ＣＬＲ端子及びＣＫ端子に供給される。従ってデー
タ・セレクト回路８は、まず、データ・モードになった
ときにＣＬＲ端子にクロック信号が入ってデータがクリ
アされ、データ転送開始信号が入力されると、プリセッ
ト・デ一タ（Ａ端子＝５Ｖ、Ｂ−Ｅ及びシリアル・イン
プット端子をＧＮＤ）がセントされ、出力端子Ｑ４がハ
イ・レベルに、その他はロー・レベルになる。このクロ
ック信号の立ち上がりでプリセントされたデータは、以
降１バイトのデータが転送さレル毎にＣＫ端子に供給さ
れるクロックによす出力端子ＱＢ 、Ｑｃ 、Ｑｏへと
シフトされる。この信号がデータ・セレクト信号になり
、転送されたデータが何バイト目であるかを示す。
、ＡＴＮ信号及びＬＳＮ−ＢＳＹ信号がそれぞれＰＲ端
子、ＣＬＲ端子及びＣＫ端子に供給される。従ってデー
タ・セレクト回路８は、まず、データ・モードになった
ときにＣＬＲ端子にクロック信号が入ってデータがクリ
アされ、データ転送開始信号が入力されると、プリセッ
ト・デ一タ（Ａ端子＝５Ｖ、Ｂ−Ｅ及びシリアル・イン
プット端子をＧＮＤ）がセントされ、出力端子Ｑ４がハ
イ・レベルに、その他はロー・レベルになる。このクロ
ック信号の立ち上がりでプリセントされたデータは、以
降１バイトのデータが転送さレル毎にＣＫ端子に供給さ
れるクロックによす出力端子ＱＢ 、Ｑｃ 、Ｑｏへと
シフトされる。この信号がデータ・セレクト信号になり
、転送されたデータが何バイト目であるかを示す。
２バイト目のデータは、１バイト目のデータを受信する
ためためのＲＧ−ＣＬＫの立ち上がりによってＨ３−Ｅ
ＮＢをハイ・レベルに戻す。この信号によりＢＳＹ信号
をハイ・レベルに戻すと同時に２バイト目のハンドシェ
イク開始信号を発生させる。このようにして、チップ・
セレクト信号とデータ・セレクト信号とによって、１バ
イト目からデータ・セレクト信号の更新に従って順次ラ
ッチ１６−１からデータを保持する。そして、４バイト
目のデータが最終であるとすると、コンピュータからＥ
ＯＩ信号がデータと同時に分析装置側 。
ためためのＲＧ−ＣＬＫの立ち上がりによってＨ３−Ｅ
ＮＢをハイ・レベルに戻す。この信号によりＢＳＹ信号
をハイ・レベルに戻すと同時に２バイト目のハンドシェ
イク開始信号を発生させる。このようにして、チップ・
セレクト信号とデータ・セレクト信号とによって、１バ
イト目からデータ・セレクト信号の更新に従って順次ラ
ッチ１６−１からデータを保持する。そして、４バイト
目のデータが最終であるとすると、コンピュータからＥ
ＯＩ信号がデータと同時に分析装置側 。
のインターフェースに送信される。このＥＯＩ信号は、
データ転送のためのハンドシェイク制御回路７に入力さ
れハンドシェイクを停止させる。
データ転送のためのハンドシェイク制御回路７に入力さ
れハンドシェイクを停止させる。
次に、第１図に示すインターフェースにおけるトーカの
場合、すなわちコンピュータから分析装置内のメモリ
（又はランチ）へデータを送信する場合のインターフェ
ースの動作を説明する。先に述べたリスナの場合と同様
、コンピュータは、まずコマンド・モード（又はアドレ
ス・モード）で１次アドレス（マイトーク・アドレス）
を送信する。そうするとインターフェース制御回路５は
、これを外付けされたスイッチ１４で設定されたアドレ
スＡ Ｄ ｌ−ｓと比較し一致していれば信号ＬＳＮＳ
Ｎ−・レベルにする。続いて、コンビュータカら２次ア
ドレスが送られてくると、２次アドレス・ラッチ・パル
ス発生回路６からのランチ・パルスで２次アドレス記憶
メモリ３に２次アドレスを記憶する。
場合、すなわちコンピュータから分析装置内のメモリ
（又はランチ）へデータを送信する場合のインターフェ
ースの動作を説明する。先に述べたリスナの場合と同様
、コンピュータは、まずコマンド・モード（又はアドレ
ス・モード）で１次アドレス（マイトーク・アドレス）
を送信する。そうするとインターフェース制御回路５は
、これを外付けされたスイッチ１４で設定されたアドレ
スＡ Ｄ ｌ−ｓと比較し一致していれば信号ＬＳＮＳ
Ｎ−・レベルにする。続いて、コンビュータカら２次ア
ドレスが送られてくると、２次アドレス・ラッチ・パル
ス発生回路６からのランチ・パルスで２次アドレス記憶
メモリ３に２次アドレスを記憶する。
以上のようにして２次アドレス記憶メモリ３に２次アド
レスが記憶されその転送が終了すると、第４図に示すよ
うにコンピュータは、続いてＡＴＮをロー・レベルにす
る。そうすると、ＡＴＮがコマンド・モードからデータ
・モードに変わるとき、ハンドシェイク制御回路７から
発生するデータ転送開始信号によって２次アドレスで指
定された分析装置内メモリ （又はラッチ）からのデー
タ転送を開始する。データ転送を開始すると、ハンドシ
ェイク制御回路７は、信号Ｈ３−ＥＮＢをロー・レベル
にする。この状態でインターフェース制御回路５は、コ
ンピュータからデータ受取準備がＯＫであることを示す
信号ＮＦＲＤ （Ｒ）が送信されてくると、信号ＢＳＹ
とデータを一時ラッチするために使用する信号ＲＧ−Ｃ
ＬＫとを発生させ、続いてデータと同時にそのデータが
有効であることを示す信号ＤＡ’Ｖ （Ｄ）をコンピュ
ータに送信する。この期間にデータをユニット・バス上
にのせ、信号ＴＬＫ−ＢＳＹでインターフェース・バス
上に送信する。コンピュータはデータを受信するとデー
タ受取完了を示すＮＤＡＣ（Ｒ）を送信してくる。以上
により１バイト目のデータ転送が終了し、２バイト目以
降のデータ転送も同様にハンドシェイクが行われる。
レスが記憶されその転送が終了すると、第４図に示すよ
うにコンピュータは、続いてＡＴＮをロー・レベルにす
る。そうすると、ＡＴＮがコマンド・モードからデータ
・モードに変わるとき、ハンドシェイク制御回路７から
発生するデータ転送開始信号によって２次アドレスで指
定された分析装置内メモリ （又はラッチ）からのデー
タ転送を開始する。データ転送を開始すると、ハンドシ
ェイク制御回路７は、信号Ｈ３−ＥＮＢをロー・レベル
にする。この状態でインターフェース制御回路５は、コ
ンピュータからデータ受取準備がＯＫであることを示す
信号ＮＦＲＤ （Ｒ）が送信されてくると、信号ＢＳＹ
とデータを一時ラッチするために使用する信号ＲＧ−Ｃ
ＬＫとを発生させ、続いてデータと同時にそのデータが
有効であることを示す信号ＤＡ’Ｖ （Ｄ）をコンピュ
ータに送信する。この期間にデータをユニット・バス上
にのせ、信号ＴＬＫ−ＢＳＹでインターフェース・バス
上に送信する。コンピュータはデータを受信するとデー
タ受取完了を示すＮＤＡＣ（Ｒ）を送信してくる。以上
により１バイト目のデータ転送が終了し、２バイト目以
降のデータ転送も同様にハンドシェイクが行われる。
そして、最終データになると、ナンド・ゲート１２．１
３では、データ・セレクト信号が転送ハイド数記憶メモ
リ４の出力に対応するので、データ・セレクト信号はナ
ンド・ゲート１２．１３を通過し、この信号がハンドシ
ェイク制御回路７に供給される。これにより、分析装置
側のランチからコンピュータへデータ転送するためのハ
ンドシェイクを終了させるとともに、アンド・ゲート９
でＤＡＶ及びＴ Ｌ Ｋにより整形されてＥＯＩ信号と
なってコンピュータへデータが最本冬バイトであること
を知らせる。
３では、データ・セレクト信号が転送ハイド数記憶メモ
リ４の出力に対応するので、データ・セレクト信号はナ
ンド・ゲート１２．１３を通過し、この信号がハンドシ
ェイク制御回路７に供給される。これにより、分析装置
側のランチからコンピュータへデータ転送するためのハ
ンドシェイクを終了させるとともに、アンド・ゲート９
でＤＡＶ及びＴ Ｌ Ｋにより整形されてＥＯＩ信号と
なってコンピュータへデータが最本冬バイトであること
を知らせる。
上述の如く分析装置内のバッファ１７−１ないし１７−
４からコンピュータにデータを転送する場合において、
ユニット・バス上へデータ送出する方法は、チップ・セ
レクト信号とデータ・セレクト信号とによって、１バイ
ト目からデータ・セレクト信号の更新に従って順次送出
し、このユニット ・バス上のデータをＴＬＫ−ＢＳ
Ｙ信号によりバス・ドライバー１からインターフェース
・バス上へ送出する。
４からコンピュータにデータを転送する場合において、
ユニット・バス上へデータ送出する方法は、チップ・セ
レクト信号とデータ・セレクト信号とによって、１バイ
ト目からデータ・セレクト信号の更新に従って順次送出
し、このユニット ・バス上のデータをＴＬＫ−ＢＳ
Ｙ信号によりバス・ドライバー１からインターフェース
・バス上へ送出する。
以上のように分析装置内のバッファ１７−１ないし１７
−４からコンピュータへ送信される最終データと同時に
ＥＯＩ信号を送信するため、データ転送開始信号、ＴＬ
Ｋ −ＢＳＹ及びＡＴＮ信号をそれぞれシフトレジスタ
で構成するデータ・セレクト回路のＰＲ端子、ＣＫ端子
及びＣＬＫ端子に供給することにより、データ・セレク
ト信号を生成し、分析装置内のメモリからコンピュータ
に転送するデータのバイト数に対応した転送バイト数記
憶メモリ （Ｐ−ＲＯＭ）のデータでデータ・セレクト
信号の選択を行い、ＤＡＶ （Ｄ）及びＴＬＫ信号との
組合わせにより最終データであることを知らせるＥＯＩ
信号を発生させる。
−４からコンピュータへ送信される最終データと同時に
ＥＯＩ信号を送信するため、データ転送開始信号、ＴＬ
Ｋ −ＢＳＹ及びＡＴＮ信号をそれぞれシフトレジスタ
で構成するデータ・セレクト回路のＰＲ端子、ＣＫ端子
及びＣＬＫ端子に供給することにより、データ・セレク
ト信号を生成し、分析装置内のメモリからコンピュータ
に転送するデータのバイト数に対応した転送バイト数記
憶メモリ （Ｐ−ＲＯＭ）のデータでデータ・セレクト
信号の選択を行い、ＤＡＶ （Ｄ）及びＴＬＫ信号との
組合わせにより最終データであることを知らせるＥＯＩ
信号を発生させる。
第１図に示すインターフェースの具体的な構成例を示し
たのが第５図であり、第１図と同じ符号は第１図と同し
ものを示し、２１と２２はランチ、２３と２４と２５は
モノマルチ、２６はナンド・ゲートを示している。ここ
では、モノマルチ２５、ナンド・ゲ−ト２６、及びナン
ド・ゲート２６の入力端子とインターフェース制御回路
５のＬＳＮ端子、ＴＬＫ端子との間に接続されたゲート
により第１図に示す２次アドレス・ランチ・パルス発生
回路６を構成し、主な部分の信号波形は第３図及び第４
図に示している。
たのが第５図であり、第１図と同じ符号は第１図と同し
ものを示し、２１と２２はランチ、２３と２４と２５は
モノマルチ、２６はナンド・ゲートを示している。ここ
では、モノマルチ２５、ナンド・ゲ−ト２６、及びナン
ド・ゲート２６の入力端子とインターフェース制御回路
５のＬＳＮ端子、ＴＬＫ端子との間に接続されたゲート
により第１図に示す２次アドレス・ランチ・パルス発生
回路６を構成し、主な部分の信号波形は第３図及び第４
図に示している。
以上の説明から明らかなように、本発明によれば、デー
タ転送時のアドレス指定及びデータの転送開始信号をも
とにデータ転送するためのチップ・セレクト信号、デー
タ・セレクト信号などをつくるので、コンピュータから
分析装置などの装置内との間でのデータ転送が容易にな
る。
タ転送時のアドレス指定及びデータの転送開始信号をも
とにデータ転送するためのチップ・セレクト信号、デー
タ・セレクト信号などをつくるので、コンピュータから
分析装置などの装置内との間でのデータ転送が容易にな
る。
第１図は本発明に係るインターフェースの１実施例構成
を示す図、第２図は分析装置側におけるデータ転送部の
構成例を示す図、第３図は第１図に示すインターフェー
スにおけるトーカの場合の動作を説明するためのタイム
チャート、第４図は第１図に示すインターフェースにお
けるリスナの場合の動作を説明するためのタイムチャー
ト、第５図は第１図に示すインターフェースの具体的な
構成例を示す図、第６図はＩＥＣインターフェース・バ
ス・システムの構成を示す図である。 １と２・・・バス・ドライバー、３・・・２次アドレス
記憶メモリ、４・・・転送バイト数記憶メモリ、５・・
・インターフェース制御回路、６・・・２次アドレス・
ランチ・パルス発生回路、７・・・ハンドシェイク制御
回路、８・・・データ・セレクト回路、９・・・アンド
・ゲート、１０と１１・・・インバータ、１２．１３．
１８−１ないし１８−４．１９−１ないし１９−４と２
６・・・ナンド・ゲート、１４・・・アドレス設定スイ
ッチ、１５・・・デコーダ、１６−１ないし１６−４．
２１と２２・・・ラッチ、１７−１ないし１７−４・・
・バッファ、２３．２４と２５・・・モノマルチ、５１
・・・コンピュータ、５２．５３−１と５３−２・・・
インターフェース、５４−１と５４−２・・・装置。
を示す図、第２図は分析装置側におけるデータ転送部の
構成例を示す図、第３図は第１図に示すインターフェー
スにおけるトーカの場合の動作を説明するためのタイム
チャート、第４図は第１図に示すインターフェースにお
けるリスナの場合の動作を説明するためのタイムチャー
ト、第５図は第１図に示すインターフェースの具体的な
構成例を示す図、第６図はＩＥＣインターフェース・バ
ス・システムの構成を示す図である。 １と２・・・バス・ドライバー、３・・・２次アドレス
記憶メモリ、４・・・転送バイト数記憶メモリ、５・・
・インターフェース制御回路、６・・・２次アドレス・
ランチ・パルス発生回路、７・・・ハンドシェイク制御
回路、８・・・データ・セレクト回路、９・・・アンド
・ゲート、１０と１１・・・インバータ、１２．１３．
１８−１ないし１８−４．１９−１ないし１９−４と２
６・・・ナンド・ゲート、１４・・・アドレス設定スイ
ッチ、１５・・・デコーダ、１６−１ないし１６−４．
２１と２２・・・ラッチ、１７−１ないし１７−４・・
・バッファ、２３．２４と２５・・・モノマルチ、５１
・・・コンピュータ、５２．５３−１と５３−２・・・
インターフェース、５４−１と５４−２・・・装置。
Claims (1)
- コンピュータと各装置との間でデータ・バスをコマンド
・モードとデータ・モードとに区別し、コマンド・モー
ドでインターフェースのアドレスを指定しデータ・モー
ドで装置内メモリのアドレスを指定した後データ転送を
行うデータ転送方式であって、装置側インターフェース
にデータ・モードの最初に指定された装置内メモリのア
ドレスを識別して保持しチップ・セレクト信号を発生す
るチップ・セレクト手段、及び単位データ転送する毎に
データ・セレクト信号を更新するデータ・セレクト手段
を備え、チップ・セレクト信号とデータ・セレクト信号
により装置内のメモリを選択してデータ転送を行うこと
を特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556785A JPS61213951A (ja) | 1985-03-19 | 1985-03-19 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556785A JPS61213951A (ja) | 1985-03-19 | 1985-03-19 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213951A true JPS61213951A (ja) | 1986-09-22 |
| JPH0219500B2 JPH0219500B2 (ja) | 1990-05-02 |
Family
ID=13002286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5556785A Granted JPS61213951A (ja) | 1985-03-19 | 1985-03-19 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213951A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274240A (en) * | 1975-12-18 | 1977-06-22 | Hitachi Ltd | Lsi data processing system |
| JPS5657157A (en) * | 1979-09-29 | 1981-05-19 | Plessey Overseas | Data processor |
-
1985
- 1985-03-19 JP JP5556785A patent/JPS61213951A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274240A (en) * | 1975-12-18 | 1977-06-22 | Hitachi Ltd | Lsi data processing system |
| JPS5657157A (en) * | 1979-09-29 | 1981-05-19 | Plessey Overseas | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219500B2 (ja) | 1990-05-02 |
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