JPH0219500B2 - - Google Patents
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- JPH0219500B2 JPH0219500B2 JP60055567A JP5556785A JPH0219500B2 JP H0219500 B2 JPH0219500 B2 JP H0219500B2 JP 60055567 A JP60055567 A JP 60055567A JP 5556785 A JP5556785 A JP 5556785A JP H0219500 B2 JPH0219500 B2 JP H0219500B2
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- Japan
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- data
- address
- signal
- interface
- transfer
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Links
- 238000000034 method Methods 0.000 claims description 11
- 230000015654 memory Effects 0.000 description 24
- 230000006870 function Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二次アドレス機能を持たないインタ
ーフエース用ICに二次アドレス機能を追加した
インターフエースに係り、特にコンピユータと分
析装置などの各種機器との間でデータ転送を行う
データ転送方式に関するものである。
ーフエース用ICに二次アドレス機能を追加した
インターフエースに係り、特にコンピユータと分
析装置などの各種機器との間でデータ転送を行う
データ転送方式に関するものである。
外部から機能を制御することのできるプログラ
ムブル測定装置の普及に伴い自動計測システムを
容易に構成することのできる共通のインターフエ
ース規格が制定されている。一般にはIECインタ
ーフエース・バス（国際電気標準会議（IEC）の
規格）と呼ばれているが、IEEE−488バス（米国
の電気電子学会（IEEE）の規格）、HP−IB
（Hewlett−Packard Interface Bus）、GP−IB
（General Purpose Interface Bus）とも呼ばれ
ている。
ムブル測定装置の普及に伴い自動計測システムを
容易に構成することのできる共通のインターフエ
ース規格が制定されている。一般にはIECインタ
ーフエース・バス（国際電気標準会議（IEC）の
規格）と呼ばれているが、IEEE−488バス（米国
の電気電子学会（IEEE）の規格）、HP−IB
（Hewlett−Packard Interface Bus）、GP−IB
（General Purpose Interface Bus）とも呼ばれ
ている。
第６図はIECインターフエース・バス・システ
ムの構成を示す図であり、５１はコンピユータ、
５２，５３−１と５３−２はインターフエース、
５４−１と５４−２は装置をそれぞれ示してい
る。第６図において、バス・ライン上のコンピユ
ータ５１及び装置５４−１，５４−２は、機能上
トーカ（話し手）、リスナ（聞き手）、コントロー
ラに分類され、１つの装置が２つ以上の機能をも
つものである。信号線は、３つのグループに分類
され、それぞれデータ・バス、データ・バイト転
送制御バス、インターフエース管理バスと呼ばれ
る。そして、８本の信号線からなるデータ・バス
によりデータ、アドレス、コマンドなどの転送が
行われ、３本の信号線からなるデータ・バイト転
送制御バスによりデータ・バス上のメツセージの
非同期確認（３線式ハンドシエーク）が行われ、
５本の信号線からなるインターフエース管理バス
によりインターフエースに関する独立したメツセ
ージの転送が行われる。インターフエース管理バ
スの中には、ATN（attention）と呼ばれる信号
線があるが、この信号線により、データ・バスを
データ・モード（ATN＝０）とコマンド・モー
ド（ATN＝１）とに区別し、アドレス指定はコ
マンド・モードにより行われる。通常、データは
ISOコードまたはASCIIコードが用いられる。
ムの構成を示す図であり、５１はコンピユータ、
５２，５３−１と５３−２はインターフエース、
５４−１と５４−２は装置をそれぞれ示してい
る。第６図において、バス・ライン上のコンピユ
ータ５１及び装置５４−１，５４−２は、機能上
トーカ（話し手）、リスナ（聞き手）、コントロー
ラに分類され、１つの装置が２つ以上の機能をも
つものである。信号線は、３つのグループに分類
され、それぞれデータ・バス、データ・バイト転
送制御バス、インターフエース管理バスと呼ばれ
る。そして、８本の信号線からなるデータ・バス
によりデータ、アドレス、コマンドなどの転送が
行われ、３本の信号線からなるデータ・バイト転
送制御バスによりデータ・バス上のメツセージの
非同期確認（３線式ハンドシエーク）が行われ、
５本の信号線からなるインターフエース管理バス
によりインターフエースに関する独立したメツセ
ージの転送が行われる。インターフエース管理バ
スの中には、ATN（attention）と呼ばれる信号
線があるが、この信号線により、データ・バスを
データ・モード（ATN＝０）とコマンド・モー
ド（ATN＝１）とに区別し、アドレス指定はコ
マンド・モードにより行われる。通常、データは
ISOコードまたはASCIIコードが用いられる。
ところで、このIECインターフエース・バスに
分析装置などの各機器を接続する場合、二次アド
レス機能をもたないインターフエース用IC（例え
ば日本プレシジヨン・サーキツツ社の商品名
SM8530Bで知られるIC）を使用することが多い。
この場合には、インターフエース用ICのもつて
いる一次アドレス機能をインターフエース・アド
レスにし、そして、フアンクシヨン・コードを取
り決めて、データ・モードで各機器内のアドレス
となるフアンクシヨン・コードを転送する方法が
採用される。そこで各機器側では、このフアンク
シヨン・コードを識別して各機器内のメモリにデ
ータを転送したり、各機器内のメモリからコンピ
ユータにデータを転送したりしている。このよう
な考えに基づいたインターフエースでは、ASCII
コードでCR（Carriage Return）とLF（Line
Feed）を送信して最終データであることを知ら
せている。この方法では、フアンクシヨン・コー
ドをハードで識別するのは困難であるためソフト
で処理している。従つて、データ転送が遅くなる
という問題がある。
分析装置などの各機器を接続する場合、二次アド
レス機能をもたないインターフエース用IC（例え
ば日本プレシジヨン・サーキツツ社の商品名
SM8530Bで知られるIC）を使用することが多い。
この場合には、インターフエース用ICのもつて
いる一次アドレス機能をインターフエース・アド
レスにし、そして、フアンクシヨン・コードを取
り決めて、データ・モードで各機器内のアドレス
となるフアンクシヨン・コードを転送する方法が
採用される。そこで各機器側では、このフアンク
シヨン・コードを識別して各機器内のメモリにデ
ータを転送したり、各機器内のメモリからコンピ
ユータにデータを転送したりしている。このよう
な考えに基づいたインターフエースでは、ASCII
コードでCR（Carriage Return）とLF（Line
Feed）を送信して最終データであることを知ら
せている。この方法では、フアンクシヨン・コー
ドをハードで識別するのは困難であるためソフト
で処理している。従つて、データ転送が遅くなる
という問題がある。
もう一つの方法は、インターフエース用ICの
一次アドレス機能をインターフエース・アドレス
にし、各機器内のメモリ又はラツチを２次アドレ
スに振り分ける方法である。この場合には、最終
データと同時に最終データ信号（EOI End of
Identify）を送信してそのデータが最後であるこ
とを知らせるようにしている。
一次アドレス機能をインターフエース・アドレス
にし、各機器内のメモリ又はラツチを２次アドレ
スに振り分ける方法である。この場合には、最終
データと同時に最終データ信号（EOI End of
Identify）を送信してそのデータが最後であるこ
とを知らせるようにしている。
分析装置のように多くのラツチまたはメモリに
データを送信する場合には、ECI信号を用いるこ
とによりコンピユータ・システムを簡略化するこ
とができるが、この方法を、先に述べた２次アド
レス機能をもたないインターフエース用ICによ
り実現するためには、２次アドレス機能を追加す
るとともに、EOI信号の発生機能を追加すること
が必要となる。しかし、一般にはこれらの機能を
インターフエース用ICとプロセツサとの組み合
わせにより構成しており、そのためにソフトウエ
アの負担が大きくなり処理スピードが遅くなると
いう問題がある。
データを送信する場合には、ECI信号を用いるこ
とによりコンピユータ・システムを簡略化するこ
とができるが、この方法を、先に述べた２次アド
レス機能をもたないインターフエース用ICによ
り実現するためには、２次アドレス機能を追加す
るとともに、EOI信号の発生機能を追加すること
が必要となる。しかし、一般にはこれらの機能を
インターフエース用ICとプロセツサとの組み合
わせにより構成しており、そのためにソフトウエ
アの負担が大きくなり処理スピードが遅くなると
いう問題がある。
本発明は、上記の考案に基づくものであつて、
２次アドレス機能をもたないインターフエース用
ICを使い、簡単なハードウエア構成によりデー
タ転送を行うことができるデータ転送方式を提供
することを目的とするものである。
２次アドレス機能をもたないインターフエース用
ICを使い、簡単なハードウエア構成によりデー
タ転送を行うことができるデータ転送方式を提供
することを目的とするものである。
そのために本発明のデータ転送方式は、コマン
ド・モードとデータ・モードとに区別して用いら
れるデータ・バスがコンピユータとの間に接続さ
れ、１次アドレス機能のみを有しインターフエー
ス・アドレスを識別するインターフエース制御回
路を備え、コマンド・モードでアドレスを指定し
てデータ・モードでデータ転送を行う分析装置に
おいて、データ・バスに接続されたインターフエ
ース制御回路でインターフエース・アドレスを受
信し、コマンド・モードで、且つデータ・バスの
特定ビツトが２次アドレス特有の内容を示してい
るアンド条件で２次アドレスを記憶する２次アド
レス記憶手段、記憶した２次アドレスのデータ転
送バイト数を記憶する転送バイト数記憶手段、及
びデータ転送開始信号が入力されたことを条件と
して１バイトのデータが転送される毎にデータ・
セレクト信号を生成するデータ・セレクト手段を
備え、転送バイト数手段の出力により２次アドレ
スに対応するデータ転送のバイト数を制御するこ
とを特徴とするものである。
ド・モードとデータ・モードとに区別して用いら
れるデータ・バスがコンピユータとの間に接続さ
れ、１次アドレス機能のみを有しインターフエー
ス・アドレスを識別するインターフエース制御回
路を備え、コマンド・モードでアドレスを指定し
てデータ・モードでデータ転送を行う分析装置に
おいて、データ・バスに接続されたインターフエ
ース制御回路でインターフエース・アドレスを受
信し、コマンド・モードで、且つデータ・バスの
特定ビツトが２次アドレス特有の内容を示してい
るアンド条件で２次アドレスを記憶する２次アド
レス記憶手段、記憶した２次アドレスのデータ転
送バイト数を記憶する転送バイト数記憶手段、及
びデータ転送開始信号が入力されたことを条件と
して１バイトのデータが転送される毎にデータ・
セレクト信号を生成するデータ・セレクト手段を
備え、転送バイト数手段の出力により２次アドレ
スに対応するデータ転送のバイト数を制御するこ
とを特徴とするものである。
本発明のデータ転送方式では、コンピユータか
らコマンド・モードでインターフエースのアドレ
スを指定し、続いてデータ・モードで装置内メモ
リのアドレスを指定してデータ転送を開始するこ
とによつて、単位データ転送する毎にデータ・セ
レクト信号が更新され、このデータ・セレクト信
号の更新に従つて装置内メモリとのデータ転送が
行われる。従つて、コンピユータはデータ転送処
理を簡単にすることができる。
らコマンド・モードでインターフエースのアドレ
スを指定し、続いてデータ・モードで装置内メモ
リのアドレスを指定してデータ転送を開始するこ
とによつて、単位データ転送する毎にデータ・セ
レクト信号が更新され、このデータ・セレクト信
号の更新に従つて装置内メモリとのデータ転送が
行われる。従つて、コンピユータはデータ転送処
理を簡単にすることができる。
以下、実施例を図面を参照しつつ説明する。
第１図は本発明に係るインターフエースの１実
施例構成を示す図、第２図は分析装置側における
データ転送部の構成例を示す図、第３図は第１図
に示すインターフエースにおけるトーカの場合の
動作を説明するためのタイムチヤート、第４図は
第１図に示すインターフエースにおけるリスナの
場合の動作を説明するためのタイムチヤート、第
５図は第１図に示すインターフエースの具体的な
構成例を示す図である。図中、１と２はバス・ド
ライバー、３は２次アドレス記憶メモリ、４は転
送バイト数記憶メモリ、５はインターフエース制
御回路、６は２次アドレス・ラツチ・パルス発生
回路、７はハンドシエイク制御回路、８はデー
タ・セレクト回路、９はアンド・ゲート、１０と
１１はインバータ、１２と１３はナンド・ゲー
ト、１４はアドレス設定スイツチ、１５はデコー
ダ、１６−１ないし１６−４はラツチ、１７−１
ないし１７−４はバツフア、１８−１ないし１８
−４と１９−１ないし１９−４はアンド・ゲート
をそれぞれ示している。
施例構成を示す図、第２図は分析装置側における
データ転送部の構成例を示す図、第３図は第１図
に示すインターフエースにおけるトーカの場合の
動作を説明するためのタイムチヤート、第４図は
第１図に示すインターフエースにおけるリスナの
場合の動作を説明するためのタイムチヤート、第
５図は第１図に示すインターフエースの具体的な
構成例を示す図である。図中、１と２はバス・ド
ライバー、３は２次アドレス記憶メモリ、４は転
送バイト数記憶メモリ、５はインターフエース制
御回路、６は２次アドレス・ラツチ・パルス発生
回路、７はハンドシエイク制御回路、８はデー
タ・セレクト回路、９はアンド・ゲート、１０と
１１はインバータ、１２と１３はナンド・ゲー
ト、１４はアドレス設定スイツチ、１５はデコー
ダ、１６−１ないし１６−４はラツチ、１７−１
ないし１７−４はバツフア、１８−１ないし１８
−４と１９−１ないし１９−４はアンド・ゲート
をそれぞれ示している。
インターフエース制御回路５は、２次アドレス
機能をもたないインターフエース用ICであり、
アドレス設定スイツチ１４によりこのインターフ
エースの１次アドレスAD1-5が設定される。転送
バイト数記憶メモリ４は、２次アドレスに対応す
るデータ転送のバイト数を記憶した例えばＰ−
ROMである。このＰ−ROMアドレスとして２
次アドレス記憶メモリ３に記憶された２次アドレ
スが入力され、転送バイト数設定信号が読み出さ
れる。なお、コンピユータを設計するとき、分析
装置内のメモリ又はラツチに何バイト送受信すれ
ばよいかが決められ、また、そのメモリ又はラツ
チには２次アドレスが振り分けられる。
機能をもたないインターフエース用ICであり、
アドレス設定スイツチ１４によりこのインターフ
エースの１次アドレスAD1-5が設定される。転送
バイト数記憶メモリ４は、２次アドレスに対応す
るデータ転送のバイト数を記憶した例えばＰ−
ROMである。このＰ−ROMアドレスとして２
次アドレス記憶メモリ３に記憶された２次アドレ
スが入力され、転送バイト数設定信号が読み出さ
れる。なお、コンピユータを設計するとき、分析
装置内のメモリ又はラツチに何バイト送受信すれ
ばよいかが決められ、また、そのメモリ又はラツ
チには２次アドレスが振り分けられる。
ハンドシエイク制御回路７は、インターフエー
ス制御回路５及びデータ・セレクト回路８と組み
合わせてデータ転送時におけるハンドシエイクを
制御するものである。ここで、信号WRSTBはデ
ータをラツチする信号であり、インターフエース
制御回路５のLSN・RG−CLKである。従つて、
分析装置内のラツチには、２次アドレス信号、
データ・セレクト信号、WRSTB信号の３つ
の信号が使われる。
ス制御回路５及びデータ・セレクト回路８と組み
合わせてデータ転送時におけるハンドシエイクを
制御するものである。ここで、信号WRSTBはデ
ータをラツチする信号であり、インターフエース
制御回路５のLSN・RG−CLKである。従つて、
分析装置内のラツチには、２次アドレス信号、
データ・セレクト信号、WRSTB信号の３つ
の信号が使われる。
データ・セレクト回路８は、データ転送開始信
号、TLK・BSY・LSN・BSY及びATNをハン
ドシエイク制御回路７より受信し、転送データ毎
に何バイト目のデータであるかインデツクスをつ
ける役目をするものである。すなわち、データ・
セレクト回路８は、データ転送開始信号がPR端
子に入力されると、プリセツト・データが出力端
子に現れる。このプリセツト・データは、１バイ
ト目のデータ転送では出力端子QAに現れ以後、
１バイト転送する毎にCLK端子に入力される信
号TLK・BSYの立ち上がりでQB次いでQC，QDに
シフトされる。これがデータ・セレクト信号とな
り、転送されたデータが何バイト目であるかを示
すEOI信号の原信号となるとともに、分析装置内
のラツチに記憶されたデータをユニツト・バス上
に送出する信号となる。
号、TLK・BSY・LSN・BSY及びATNをハン
ドシエイク制御回路７より受信し、転送データ毎
に何バイト目のデータであるかインデツクスをつ
ける役目をするものである。すなわち、データ・
セレクト回路８は、データ転送開始信号がPR端
子に入力されると、プリセツト・データが出力端
子に現れる。このプリセツト・データは、１バイ
ト目のデータ転送では出力端子QAに現れ以後、
１バイト転送する毎にCLK端子に入力される信
号TLK・BSYの立ち上がりでQB次いでQC，QDに
シフトされる。これがデータ・セレクト信号とな
り、転送されたデータが何バイト目であるかを示
すEOI信号の原信号となるとともに、分析装置内
のラツチに記憶されたデータをユニツト・バス上
に送出する信号となる。
このEOI信号の原信号となるデータ・セレクト
信号は、ナンド・ゲート１２に送信され、２次ア
ドレス・データからデコードされたチツプ・セレ
クト信号によつて指定された分析装置内のラツチ
から何バイト送出するかを記憶した転送バイト数
記憶メモリ４の出力によりゲートされる。従つて
それに対応したデータ・セレクト信号のみがナン
ド・ゲート１２，１３を通過することになる。こ
の信号は、ハンドシエイク制御回路７に供給さ
れ、分析装置側のラツチからコンピユータへデー
タ転送するためのハンドシエイクを終了させると
ともに、アンド・ゲート９でDAV及びTLKによ
り整形されてEOI信号となつてコンピユータへデ
ータが最終バイトであることを知らせる。
信号は、ナンド・ゲート１２に送信され、２次ア
ドレス・データからデコードされたチツプ・セレ
クト信号によつて指定された分析装置内のラツチ
から何バイト送出するかを記憶した転送バイト数
記憶メモリ４の出力によりゲートされる。従つて
それに対応したデータ・セレクト信号のみがナン
ド・ゲート１２，１３を通過することになる。こ
の信号は、ハンドシエイク制御回路７に供給さ
れ、分析装置側のラツチからコンピユータへデー
タ転送するためのハンドシエイクを終了させると
ともに、アンド・ゲート９でDAV及びTLKによ
り整形されてEOI信号となつてコンピユータへデ
ータが最終バイトであることを知らせる。
他方、分析装置内のデータ転送制御部は、第２
図に示すように２次アドレスをデコードしてチツ
プ・セレクト信号を送出するデコーダ１５、コン
ピユータから転送されてきたデータを保持するラ
ツチ１６−１ないし１６−４、コンピユータへ転
送するデータを保持するバツフア１７−１ないし
１７−４、及びナンド・ゲート１８−１ないし１
８−４と１９−１ないし１９−４を有する。そし
て、チツプ・セレクト信号とデータ・セレクト信
号とによつて、コンピユータから分析装置内へデ
ータを転送する場合には、ラツチ１６−１ないし
１６−４にデータを保持し、分析装置内からコン
ピユータへデータを転送する場合には、バツフア
１７−１ないし１７−４からユニツト・バスにデ
ータをのせる。
図に示すように２次アドレスをデコードしてチツ
プ・セレクト信号を送出するデコーダ１５、コン
ピユータから転送されてきたデータを保持するラ
ツチ１６−１ないし１６−４、コンピユータへ転
送するデータを保持するバツフア１７−１ないし
１７−４、及びナンド・ゲート１８−１ないし１
８−４と１９−１ないし１９−４を有する。そし
て、チツプ・セレクト信号とデータ・セレクト信
号とによつて、コンピユータから分析装置内へデ
ータを転送する場合には、ラツチ１６−１ないし
１６−４にデータを保持し、分析装置内からコン
ピユータへデータを転送する場合には、バツフア
１７−１ないし１７−４からユニツト・バスにデ
ータをのせる。
次に、第１図に示すインターフエースにおける
リスナの場合、すなわちコンピユータからの分析
装置内のラツチ又はメモリへ（インターフエー
ス・バス側からユニツト・バス側へ）データを転
送する場合のインターフエースの動作について説
明する。コンピユータは、アドレス・モード（又
はコマンド・モード）にするため、ATNをハ
イ・レベルにする。この信号を受信したインター
フエース制御回路５は、データ受取準備がOKで
あることを示す信号NRFD（Ｄ）をコンピユータ
に送信する。そうするとコンピユータは、１枚ア
ドレス（マイリスン・アドレス）と同時に１次ア
ドレスが有効であることを示す信号DAV（Ｒ）を
インターフエース制御回路５に送信する。インタ
ーフエース制御回路５は、信号DAV（Ｒ）がハ
イ・レベルである期間に１次アドレスをラツチ
し、これを外付けされたスイツチ１４で設定され
たアドレスAD1-5と比較し一致していれば信号
LSNをロー・レベルにする。続いて、コンピユ
ータへ１次アドレス受取完了を示すNDAC（Ｄ）
を送信する。これで分析装置側のインターフエー
スがリスナに指定されたことになる。
リスナの場合、すなわちコンピユータからの分析
装置内のラツチ又はメモリへ（インターフエー
ス・バス側からユニツト・バス側へ）データを転
送する場合のインターフエースの動作について説
明する。コンピユータは、アドレス・モード（又
はコマンド・モード）にするため、ATNをハ
イ・レベルにする。この信号を受信したインター
フエース制御回路５は、データ受取準備がOKで
あることを示す信号NRFD（Ｄ）をコンピユータ
に送信する。そうするとコンピユータは、１枚ア
ドレス（マイリスン・アドレス）と同時に１次ア
ドレスが有効であることを示す信号DAV（Ｒ）を
インターフエース制御回路５に送信する。インタ
ーフエース制御回路５は、信号DAV（Ｒ）がハ
イ・レベルである期間に１次アドレスをラツチ
し、これを外付けされたスイツチ１４で設定され
たアドレスAD1-5と比較し一致していれば信号
LSNをロー・レベルにする。続いて、コンピユ
ータへ１次アドレス受取完了を示すNDAC（Ｄ）
を送信する。これで分析装置側のインターフエー
スがリスナに指定されたことになる。
続いてコンピユータから２次アドレスが送られ
てくると、１次アドレスが送信されてきたときと
同様に信号NRFD（Ｄ）、信号DAV（Ｒ）、信号
NDAC（Ｄ）が使われる。まず、インターフエー
ス制御回路５は、信号NRFD（Ｄ）をコンピユー
タへ送信する。これを受信したコンピユータは、
２次アドレスと同時に２次アドレスが有効である
ことを示す信号DAV（Ｒ）をインターフエース制
御回路５に送信する。ここでコンピユータから送
信する２次アドレスは、データ・バスのDO6，
７がハイ・レベルにされる。また、２次アドレス
が有効である期間は、DAV（Ｒ）がハイ・レベル
の間であるから、この期間内に２次アドレス・ラ
ツチ・パルス発生回路６でパルスを発生させ、２
次アドレス記憶メモリ３に２次アドレスを記憶さ
せる。このように２次アドレスが転送される条件
は、次の４点である。
てくると、１次アドレスが送信されてきたときと
同様に信号NRFD（Ｄ）、信号DAV（Ｒ）、信号
NDAC（Ｄ）が使われる。まず、インターフエー
ス制御回路５は、信号NRFD（Ｄ）をコンピユー
タへ送信する。これを受信したコンピユータは、
２次アドレスと同時に２次アドレスが有効である
ことを示す信号DAV（Ｒ）をインターフエース制
御回路５に送信する。ここでコンピユータから送
信する２次アドレスは、データ・バスのDO6，
７がハイ・レベルにされる。また、２次アドレス
が有効である期間は、DAV（Ｒ）がハイ・レベル
の間であるから、この期間内に２次アドレス・ラ
ツチ・パルス発生回路６でパルスを発生させ、２
次アドレス記憶メモリ３に２次アドレスを記憶さ
せる。このように２次アドレスが転送される条件
は、次の４点である。
(1) ATNがハイ・レベル（コマンド・モード）
であること。
であること。
(2) DO6，７がハイ・レベルであること。
(3) １次アドレスの次に２次アドレスが転送され
てくること。
てくること。
(4) 信号NRFD（Ｄ）、信号DAV（Ｒ）及び信号
NDAC（Ｄ）のハンドシエイクにより転送され
２次アドレスが有効な期間は、信号DAV（Ｒ）
がハイ・レベルのときであること。
NDAC（Ｄ）のハンドシエイクにより転送され
２次アドレスが有効な期間は、信号DAV（Ｒ）
がハイ・レベルのときであること。
以上のようにして２次アドレスの転送が終了す
ると、第３図に示すようにコンピユータは、
ATNをロー・レベルにし、データ・モードによ
り２次アドレスで指定された分析装置内ラツチ
（又はメモリ）にデータを転送する。この場合の
データ転送は、ATNがコマンド・モードからデ
ータ・モードに変わるとき、ハンドシエイク制御
回路７から発生するデータ転送開始信号によつて
開始される。またハンドシエイク制御回路７は、
このデータ転送開始信号によつてHS−ENB信号
をロー・レベルにする。これによつてインターフ
エース制御回路５は、コンピユータへデータ受信
準備がOKであることを示すNRFD（Ｄ）を送信
する。これを受信したコンピユータは、１バイト
目のデータとともにデータが有効であることを示
すDAV（Ｒ）信号をインターフエース制御回路５
に送信する。これに対してインターフエース制御
回路５は、BSY信号をロー・レベルにしデータ
を受信するためのRG−CLK信号を出力する。１
バイト目のデータは、 RG−CLK・LSN＝WRSTB により分析装置内のラツチ１６−１に記憶され
る。そこで、インターフエース制御回路５は、デ
ータ受取完了を示すNDAC（Ｄ）をコンピユータ
へ送信し、１バイト目のデータ転送を終了する。
ると、第３図に示すようにコンピユータは、
ATNをロー・レベルにし、データ・モードによ
り２次アドレスで指定された分析装置内ラツチ
（又はメモリ）にデータを転送する。この場合の
データ転送は、ATNがコマンド・モードからデ
ータ・モードに変わるとき、ハンドシエイク制御
回路７から発生するデータ転送開始信号によつて
開始される。またハンドシエイク制御回路７は、
このデータ転送開始信号によつてHS−ENB信号
をロー・レベルにする。これによつてインターフ
エース制御回路５は、コンピユータへデータ受信
準備がOKであることを示すNRFD（Ｄ）を送信
する。これを受信したコンピユータは、１バイト
目のデータとともにデータが有効であることを示
すDAV（Ｒ）信号をインターフエース制御回路５
に送信する。これに対してインターフエース制御
回路５は、BSY信号をロー・レベルにしデータ
を受信するためのRG−CLK信号を出力する。１
バイト目のデータは、 RG−CLK・LSN＝WRSTB により分析装置内のラツチ１６−１に記憶され
る。そこで、インターフエース制御回路５は、デ
ータ受取完了を示すNDAC（Ｄ）をコンピユータ
へ送信し、１バイト目のデータ転送を終了する。
他方、データ・セレクト回路８は、データ転送
開始信号、ATN信号及びLSN・BSY信号がそれ
ぞれPR端子、CLR端子及びCK端子に供給され
る。従つてデータ・セレクト回路８は、まず、デ
ータ・モードになつたときにCLR端子にクロツ
ク信号が入つてデータがクリアされ、データ転送
開始信号が入力されると、プリセツト・データ
（Ａ端子＝5V、Ｂ〜Ｅ及びシリアル・インプツト
端子をGND）がセツトされ、出力端子QAがハ
イ・レベルに、その他はロー・レベルになる。こ
のクロツク信号の立ち上がりでプリセツトされた
データは、以降１バイトのデータが転送される毎
にCK端子に供給されるクロツクにより出力端子
QB，QC，QDへとシフトされる。この信号がデー
タ・セレクト信号になり、転送されたデータが何
バイト目であるかを示す。
開始信号、ATN信号及びLSN・BSY信号がそれ
ぞれPR端子、CLR端子及びCK端子に供給され
る。従つてデータ・セレクト回路８は、まず、デ
ータ・モードになつたときにCLR端子にクロツ
ク信号が入つてデータがクリアされ、データ転送
開始信号が入力されると、プリセツト・データ
（Ａ端子＝5V、Ｂ〜Ｅ及びシリアル・インプツト
端子をGND）がセツトされ、出力端子QAがハ
イ・レベルに、その他はロー・レベルになる。こ
のクロツク信号の立ち上がりでプリセツトされた
データは、以降１バイトのデータが転送される毎
にCK端子に供給されるクロツクにより出力端子
QB，QC，QDへとシフトされる。この信号がデー
タ・セレクト信号になり、転送されたデータが何
バイト目であるかを示す。
２バイト目のデータは、１バイト目のデータを
受信するためためのRG−CLKの立ち上がりによ
つてHS−ENBをハイ・レベルに戻す。この信号
によりBSY信号をハイ・レベルに戻すと同時に
２バイト目のハンドシエイク開始信号を発生させ
る。このようにして、チツプ・セレクト信号とデ
ータ・セレクト信号とによつて、１バイト目から
データ・セレクト信号の更新に従つて順次ラツチ
１６−１からデータを保持する。そして、４バイ
ト目のデータが最終であるとすると、コンピユー
タからEOI信号がデータと同時に分析装置側のイ
ンターフエースに送信される。このEOI信号は、
データ転送のためのハンドシエイク制御回路７に
入力されハンドシエイクを停止させる。
受信するためためのRG−CLKの立ち上がりによ
つてHS−ENBをハイ・レベルに戻す。この信号
によりBSY信号をハイ・レベルに戻すと同時に
２バイト目のハンドシエイク開始信号を発生させ
る。このようにして、チツプ・セレクト信号とデ
ータ・セレクト信号とによつて、１バイト目から
データ・セレクト信号の更新に従つて順次ラツチ
１６−１からデータを保持する。そして、４バイ
ト目のデータが最終であるとすると、コンピユー
タからEOI信号がデータと同時に分析装置側のイ
ンターフエースに送信される。このEOI信号は、
データ転送のためのハンドシエイク制御回路７に
入力されハンドシエイクを停止させる。
次に、第１図に示すインターフエースにおける
トーカの場合、すなわち分析装置内のメモリ（又
はラツチ）からコンピユータへデータを送信する
場合のインターフエースの動作を説明する。先に
述べたリスナの場合と同様、コンピユータは、ま
ずコマンド・モード（又はアドレス・モード）で
１次アドレス（マイトーク・アドレス）を送信す
る。そうするとインターフエース制御回路５は、
これを外付けされたスイツチ１４で設定されたア
ドレスAD1-5と比較し一致していれば信号LSN
をロー・レベルにする。続いて、コンピユータか
ら２次アドレスが送られてくると、２次アドレ
ス・ラツチ・パルス発生回路６からのラツチ・パ
ルスで２次アドレス記憶メモリ３に２次アドレス
を記憶する。
トーカの場合、すなわち分析装置内のメモリ（又
はラツチ）からコンピユータへデータを送信する
場合のインターフエースの動作を説明する。先に
述べたリスナの場合と同様、コンピユータは、ま
ずコマンド・モード（又はアドレス・モード）で
１次アドレス（マイトーク・アドレス）を送信す
る。そうするとインターフエース制御回路５は、
これを外付けされたスイツチ１４で設定されたア
ドレスAD1-5と比較し一致していれば信号LSN
をロー・レベルにする。続いて、コンピユータか
ら２次アドレスが送られてくると、２次アドレ
ス・ラツチ・パルス発生回路６からのラツチ・パ
ルスで２次アドレス記憶メモリ３に２次アドレス
を記憶する。
以上のようにして２次アドレス記憶メモリ３に
２次アドレスが記憶されその転送が終了すると、
第４図に示すようにコンピユータは、続いて
ATNをロー・レベルにする。そうすると、
ATNがコマンド・モードからデータ・モードに
変わるとき、ハンドシエイク制御回路７から発生
するデータ転送開始信号によつて２次アドレスで
指定された分析装置内メモリ（又はラツチ）から
のデータ転送を開始する。データ転送を開始する
と、ハンドシエイク制御回路７は、信号HS−
ENBをロー・レベルにする。この状態でインタ
ーフエース制御回路５は、コンピユータからデー
タ受取準備がOKであることを示す信号NFRD
（Ｒ）が送信されてくると、信号BSYとデータを
一時ラツチするために使用する信号RG−CLKと
を発生させ、続いてデータと同時にそのデータが
有効であることを示す信号DAV（Ｄ）をコンピユ
ータに送信する。この時間にデータをユニツト・
バス上にのせ、信号TLK・BSYでインターフエ
ース・バス上に送信する。コンピユータはデータ
を受信するとデータ受取完了を示すNDAC（Ｒ）
を送信してくる。以上により１バイト目のデータ
転送が終了し、２バイト目以降のデータ転送も同
様にハンドシエイクが行われる。
２次アドレスが記憶されその転送が終了すると、
第４図に示すようにコンピユータは、続いて
ATNをロー・レベルにする。そうすると、
ATNがコマンド・モードからデータ・モードに
変わるとき、ハンドシエイク制御回路７から発生
するデータ転送開始信号によつて２次アドレスで
指定された分析装置内メモリ（又はラツチ）から
のデータ転送を開始する。データ転送を開始する
と、ハンドシエイク制御回路７は、信号HS−
ENBをロー・レベルにする。この状態でインタ
ーフエース制御回路５は、コンピユータからデー
タ受取準備がOKであることを示す信号NFRD
（Ｒ）が送信されてくると、信号BSYとデータを
一時ラツチするために使用する信号RG−CLKと
を発生させ、続いてデータと同時にそのデータが
有効であることを示す信号DAV（Ｄ）をコンピユ
ータに送信する。この時間にデータをユニツト・
バス上にのせ、信号TLK・BSYでインターフエ
ース・バス上に送信する。コンピユータはデータ
を受信するとデータ受取完了を示すNDAC（Ｒ）
を送信してくる。以上により１バイト目のデータ
転送が終了し、２バイト目以降のデータ転送も同
様にハンドシエイクが行われる。
そして、最終データになると、ナンド・ゲート
１２，１３では、データ・セレクト信号が転送バ
イト数記憶メモリ４の出力に対応するので、デー
タ・セレクト信号はナンド・ゲート１２，１３を
通過し、この信号がハンドシエイク制御回路７に
供給される。これにより、分析装置側のラツチか
らコンピユータへデータ転送するためのハンドシ
エイクを終了させるとともに、アンド・ゲート９
でDAV及びTLKにより整形されてEOI信号とな
つてコンピユータへデータが最終バイトであるこ
とを知らせる。
１２，１３では、データ・セレクト信号が転送バ
イト数記憶メモリ４の出力に対応するので、デー
タ・セレクト信号はナンド・ゲート１２，１３を
通過し、この信号がハンドシエイク制御回路７に
供給される。これにより、分析装置側のラツチか
らコンピユータへデータ転送するためのハンドシ
エイクを終了させるとともに、アンド・ゲート９
でDAV及びTLKにより整形されてEOI信号とな
つてコンピユータへデータが最終バイトであるこ
とを知らせる。
上述の如く分析装置内のバツフア１７−１ない
し１７−４からコンピユータにデータを転送する
場合において、ユニツト・バス上へデータ送出す
る方法は、チツプ・セレクト信号とデータ・セレ
クト信号とによつて、１バイト目からデータ・セ
レクト信号の更新に従つて順次送出し、このユニ
ツト・バス上のデータをTLK・BSY信号により
バス・ドライバー１からインターフエース・バス
上へ送出する。
し１７−４からコンピユータにデータを転送する
場合において、ユニツト・バス上へデータ送出す
る方法は、チツプ・セレクト信号とデータ・セレ
クト信号とによつて、１バイト目からデータ・セ
レクト信号の更新に従つて順次送出し、このユニ
ツト・バス上のデータをTLK・BSY信号により
バス・ドライバー１からインターフエース・バス
上へ送出する。
以上のように分析装置内のバツフア１７−１な
いし１７−４からコンピユータへ送信される最終
データと同時にEOI信号を送信するため、データ
転送開始信号、TLK・BSY及びATN信号をそ
れぞれシフトレジスタで構成するデータ・セレク
ト回路のPR端子、CK端子及びCLK端子に供給
することにより、データ・セレクト信号を生成
し、分析装置内のメモリからコンピユータに転送
するデータのバイト数に対応した転送バイト数記
憶メモリ（Ｐ−ROM）のデータでデータ・セレ
クト信号の選択を行い、DAV（Ｄ）及びTLK信
号との組合わせにより最終データであることを知
らせるEOI信号を発生させる。
いし１７−４からコンピユータへ送信される最終
データと同時にEOI信号を送信するため、データ
転送開始信号、TLK・BSY及びATN信号をそ
れぞれシフトレジスタで構成するデータ・セレク
ト回路のPR端子、CK端子及びCLK端子に供給
することにより、データ・セレクト信号を生成
し、分析装置内のメモリからコンピユータに転送
するデータのバイト数に対応した転送バイト数記
憶メモリ（Ｐ−ROM）のデータでデータ・セレ
クト信号の選択を行い、DAV（Ｄ）及びTLK信
号との組合わせにより最終データであることを知
らせるEOI信号を発生させる。
第１図に示すインターフエースの具体的な構成
例を示したのが第５図であり、第１図と同じ符号
は第１図と同じものを示し、２１と２２はラツ
チ、２３と２４と２５はモノマルチ、２６はナン
ド・ゲートを示している。ここでは、モノマルチ
２５、ナンド・ゲート２６、及びナンド・ゲート
２６の入力端子とインターフエース制御回路５の
LSN端子、TLK端子との間に接続されたゲート
により第１図に示す２次アドレス・ラツチ・パル
ス発生回路６を構成し、主な部分の信号波形は第
３図及び第４図に示している。
例を示したのが第５図であり、第１図と同じ符号
は第１図と同じものを示し、２１と２２はラツ
チ、２３と２４と２５はモノマルチ、２６はナン
ド・ゲートを示している。ここでは、モノマルチ
２５、ナンド・ゲート２６、及びナンド・ゲート
２６の入力端子とインターフエース制御回路５の
LSN端子、TLK端子との間に接続されたゲート
により第１図に示す２次アドレス・ラツチ・パル
ス発生回路６を構成し、主な部分の信号波形は第
３図及び第４図に示している。
以上の説明から明らかなように、本発明によれ
ば、データ転送時のアドレス指定及びデータの転
送開始信号をもとにデータ転送するためのチツ
プ・セレクト信号、データ・セレクト信号などを
つくるので、コンピユータから分析装置などの装
置内との間でのデータ転送が容易になる。
ば、データ転送時のアドレス指定及びデータの転
送開始信号をもとにデータ転送するためのチツ
プ・セレクト信号、データ・セレクト信号などを
つくるので、コンピユータから分析装置などの装
置内との間でのデータ転送が容易になる。
第１図は本発明に係るインターフエースの１実
施例構成を示す図、第２図は分析装置側における
データ転送部の構成例を示す図、第３図は第１図
に示すインターフエースにおけるトーカの場合の
動作を説明するためのタイムチヤート、第４図は
第１図に示すインターフエースにおけるリスナの
場合の動作を説明するためのタイムチヤート、第
５図は第１図に示すインターフエースの具体的な
構成例を示す図、第６図はIECインターフエー
ス・バス・システムの構成を示す図である。 １と２……バス・ドライバー、３……２次アド
レス記憶メモリ、４……転送バイト数記憶メモ
リ、５……インターフエース制御回路、６……２
次アドレス・ラツチ・パルス発生回路、７……ハ
ンドシエイク制御回路、８……データ・セレクト
回路、９……アンド・ゲート、１０と１１……イ
ンバータ、１２，１３，１８−１ないし１８−
４，１９−１ないし１９−４と２６……ナンド・
ゲート、１４……アドレス設定スイツチ、１５…
…デコーダ、１６−１ないし１６−４，２１と２
２……ラツチ、１７−１ないし１７−４バツフ
ア、２３，２４と２５……モノマルチ、５１……
コンピユータ、５２，５３−１と５３−２……イ
ンターフエース、５４−１と５４−２……装置。
施例構成を示す図、第２図は分析装置側における
データ転送部の構成例を示す図、第３図は第１図
に示すインターフエースにおけるトーカの場合の
動作を説明するためのタイムチヤート、第４図は
第１図に示すインターフエースにおけるリスナの
場合の動作を説明するためのタイムチヤート、第
５図は第１図に示すインターフエースの具体的な
構成例を示す図、第６図はIECインターフエー
ス・バス・システムの構成を示す図である。 １と２……バス・ドライバー、３……２次アド
レス記憶メモリ、４……転送バイト数記憶メモ
リ、５……インターフエース制御回路、６……２
次アドレス・ラツチ・パルス発生回路、７……ハ
ンドシエイク制御回路、８……データ・セレクト
回路、９……アンド・ゲート、１０と１１……イ
ンバータ、１２，１３，１８−１ないし１８−
４，１９−１ないし１９−４と２６……ナンド・
ゲート、１４……アドレス設定スイツチ、１５…
…デコーダ、１６−１ないし１６−４，２１と２
２……ラツチ、１７−１ないし１７−４バツフ
ア、２３，２４と２５……モノマルチ、５１……
コンピユータ、５２，５３−１と５３−２……イ
ンターフエース、５４−１と５４−２……装置。
Claims (1)
- １ １次アドレス機能のみを有しアドレスを指定
するコマンド・モードとデータ転送を行うデー
タ・モードとに区別して用いられるデータ・バス
がコンピユータとの間に接続され１次アドレスと
してインターフエース・アドレスを識別するイン
ターフエース制御回路を備えた分析装置におい
て、データ・バスに接続されインターフエース制
御回路でインターフエース・アドレスを受信して
いること、コマンド・モードであること、且つデ
ータ・バスの特定ビツトが装置内の２次アドレス
特有の内容を示していることをアンド条件として
２次アドレスを記憶する２次アドレス記憶手段、
２次アドレスのデータ転送バイト数を記憶する転
送バイト数記憶手段、及びデータ転送開始信号が
入力されたことを条件として１バイトのデータが
転送される毎にデータ・セレクト信号を生成する
データ・セレクト手段を備え、指定された２次ア
ドレスの転送バイト数を転送バイト数記憶手段の
出力により制御し、指定された２次アドレスとの
データ転送を行うことを特徴とする分析装置のデ
ータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556785A JPS61213951A (ja) | 1985-03-19 | 1985-03-19 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556785A JPS61213951A (ja) | 1985-03-19 | 1985-03-19 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213951A JPS61213951A (ja) | 1986-09-22 |
| JPH0219500B2 true JPH0219500B2 (ja) | 1990-05-02 |
Family
ID=13002286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5556785A Granted JPS61213951A (ja) | 1985-03-19 | 1985-03-19 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213951A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274240A (en) * | 1975-12-18 | 1977-06-22 | Hitachi Ltd | Lsi data processing system |
| JPS5657157A (en) * | 1979-09-29 | 1981-05-19 | Plessey Overseas | Data processor |
-
1985
- 1985-03-19 JP JP5556785A patent/JPS61213951A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274240A (en) * | 1975-12-18 | 1977-06-22 | Hitachi Ltd | Lsi data processing system |
| JPS5657157A (en) * | 1979-09-29 | 1981-05-19 | Plessey Overseas | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61213951A (ja) | 1986-09-22 |
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