JPH0219501B2 - - Google Patents
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- JPH0219501B2 JPH0219501B2 JP60055568A JP5556885A JPH0219501B2 JP H0219501 B2 JPH0219501 B2 JP H0219501B2 JP 60055568 A JP60055568 A JP 60055568A JP 5556885 A JP5556885 A JP 5556885A JP H0219501 B2 JPH0219501 B2 JP H0219501B2
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- 238000012546 transfer Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 description 21
- 230000015654 memory Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、測定装置などが接続されるIECイン
ターフエース・バスに係り、特に、二次アドレス
機能を持たないインターフエースICに二次アド
レス機能を追加したインターフエースにおける２
次アドレス・ラツチ・パルス発生回路に関するも
のである。
ターフエース・バスに係り、特に、二次アドレス
機能を持たないインターフエースICに二次アド
レス機能を追加したインターフエースにおける２
次アドレス・ラツチ・パルス発生回路に関するも
のである。
〔従来の技術〕
外部から機能を制御することのできるプログラ
マブル測定装置の普及に伴い自動計測システムを
容易に構成することのできる共通のインターフエ
ース規格が制定されている。一般にはIECインタ
ーフエース・バス（国際電気標準会議（IEC）の
規格）と呼ばれているが、IEEE−488バス（米国
の電気電子学会（IEEE）の規格）、HP−IB
（Hewlett−Packard Interface Bus）、GP−IB
（General Purpose Interface Bus）とも呼ばれ
ている。
マブル測定装置の普及に伴い自動計測システムを
容易に構成することのできる共通のインターフエ
ース規格が制定されている。一般にはIECインタ
ーフエース・バス（国際電気標準会議（IEC）の
規格）と呼ばれているが、IEEE−488バス（米国
の電気電子学会（IEEE）の規格）、HP−IB
（Hewlett−Packard Interface Bus）、GP−IB
（General Purpose Interface Bus）とも呼ばれ
ている。
第６図はIECインターフエース・バス・システ
ムの構成を示す図であり、２１はコンピユータ、
２２，２３−１と２３−２はインターフエース、
２４−１と２４−２は装置をそれぞれ示してい
る。第６図において、バス・ライン上のコンピユ
ータ２１及び装置２４−１，２４−２は、機能上
トーカ（話し手）、リスナ（聞き手）、コントロー
ラに分類され、１つの装置が２つ以上の機能をも
つものである。信号線は、３つのグループに分類
され、それぞれデータ・バス、データ・バイト転
送制御バス、インターフエース管理バスと呼ばれ
る。そして、８本の信号線からなるデータ・バス
によりデータ、アドレス、コマンドなどの転送が
行われ、３本の信号線からなるデータ・バイト転
送制御バスによりデータ・バス上のメツセージの
非同期確認（３線式ハンドシエーク）が行われ、
５本の信号線からなるインターフエース管理バス
によりインターフエースに関する独立したメツセ
ージの転送が行われる。インターフエース管理バ
スの中には、ATN（attention）と呼ばれる信号
線があるが、この信号線により、データ・バスを
データ・モード（ATN＝０）とコマンド・モー
ド（ATN＝１）とに区別し、アドレス指定はコ
マンド・モードにより行われる。通常、データは
ISOコードまたはASCIIコードが用いられる。
ムの構成を示す図であり、２１はコンピユータ、
２２，２３−１と２３−２はインターフエース、
２４−１と２４−２は装置をそれぞれ示してい
る。第６図において、バス・ライン上のコンピユ
ータ２１及び装置２４−１，２４−２は、機能上
トーカ（話し手）、リスナ（聞き手）、コントロー
ラに分類され、１つの装置が２つ以上の機能をも
つものである。信号線は、３つのグループに分類
され、それぞれデータ・バス、データ・バイト転
送制御バス、インターフエース管理バスと呼ばれ
る。そして、８本の信号線からなるデータ・バス
によりデータ、アドレス、コマンドなどの転送が
行われ、３本の信号線からなるデータ・バイト転
送制御バスによりデータ・バス上のメツセージの
非同期確認（３線式ハンドシエーク）が行われ、
５本の信号線からなるインターフエース管理バス
によりインターフエースに関する独立したメツセ
ージの転送が行われる。インターフエース管理バ
スの中には、ATN（attention）と呼ばれる信号
線があるが、この信号線により、データ・バスを
データ・モード（ATN＝０）とコマンド・モー
ド（ATN＝１）とに区別し、アドレス指定はコ
マンド・モードにより行われる。通常、データは
ISOコードまたはASCIIコードが用いられる。
ところで、このIECインターフエース・バスに
分析装置などの各機器を接続する場合、二次アド
レス機能をもたないインターフエース用IC（例え
ば日本プレシジヨン・サーキツツ社では
SM8530Bの商品名のIC）を使用することが多い。
この場合には、インターフエース用ICのもつて
いる一次アドレス機能をインターフエース・アド
レスにし、そして、フアンクシヨン・コードを取
り決めて、データ・モードで各機器内のアドレス
となるフアンクシヨン・コードを転送する方法が
採用される。そこで各機器側では、このフアンク
シヨン・コードを識別して各機器内のメモリにデ
ータを転送したり、各機器内のメモリからコンピ
ユータにデータを転送したりしている。このよう
な考えに基づいたインターフエースでは、ASCII
コードでCR（Carriage Return）とLF（Line
Feed）を送信して最終データであることを知ら
せている。この方法では、フアンクシヨン・コー
ドをハードで識別するのは困難であるためソフト
で処理している。従つて、データ転送が遅くなる
という問題がある。
分析装置などの各機器を接続する場合、二次アド
レス機能をもたないインターフエース用IC（例え
ば日本プレシジヨン・サーキツツ社では
SM8530Bの商品名のIC）を使用することが多い。
この場合には、インターフエース用ICのもつて
いる一次アドレス機能をインターフエース・アド
レスにし、そして、フアンクシヨン・コードを取
り決めて、データ・モードで各機器内のアドレス
となるフアンクシヨン・コードを転送する方法が
採用される。そこで各機器側では、このフアンク
シヨン・コードを識別して各機器内のメモリにデ
ータを転送したり、各機器内のメモリからコンピ
ユータにデータを転送したりしている。このよう
な考えに基づいたインターフエースでは、ASCII
コードでCR（Carriage Return）とLF（Line
Feed）を送信して最終データであることを知ら
せている。この方法では、フアンクシヨン・コー
ドをハードで識別するのは困難であるためソフト
で処理している。従つて、データ転送が遅くなる
という問題がある。
もう一つの方法は、インターフエース用ICの
一次アドレス機能をインターフエース・アドレス
にし、各機器内のメモリ又はラツチを２次アドレ
スに振り分ける方法である。この場合には、最終
データと同時に最終データ信号（EO Ｉ End
of Identify）を送信してそのデータが最後であ
ることを知らせるようにしている。
一次アドレス機能をインターフエース・アドレス
にし、各機器内のメモリ又はラツチを２次アドレ
スに振り分ける方法である。この場合には、最終
データと同時に最終データ信号（EO Ｉ End
of Identify）を送信してそのデータが最後であ
ることを知らせるようにしている。
分析装置のように多くのラツチまたはメモリに
データを送信する場合には、EOI信号を用いるこ
とによりコンピユータ・システムを簡略化するこ
とができるが、この方法を、先に述べた２次アド
レス機能をもたないインターフエース用ICによ
り実現するためには、２次アドレス機能を追加す
るとともに、EOI信号の発生機能を追加すること
が必要となる。しかし、一般にはこれらの機能を
インターフエース用ICとプロセツサとの組み合
わせにより構成しており、そのためにソフトウエ
アの負担が大きくなり処理スピードが遅くなると
いう問題がある。
データを送信する場合には、EOI信号を用いるこ
とによりコンピユータ・システムを簡略化するこ
とができるが、この方法を、先に述べた２次アド
レス機能をもたないインターフエース用ICによ
り実現するためには、２次アドレス機能を追加す
るとともに、EOI信号の発生機能を追加すること
が必要となる。しかし、一般にはこれらの機能を
インターフエース用ICとプロセツサとの組み合
わせにより構成しており、そのためにソフトウエ
アの負担が大きくなり処理スピードが遅くなると
いう問題がある。
本発明は、上記の考察に基づくものであつて、
２次アドレス機能をもたないインターフエース用
ICを使つた場合において、簡単なハードウエア
構成により２次アドレス機能を実現することがで
きる２次アドレス・ラツチ方式を提供することを
目的とするものである。
２次アドレス機能をもたないインターフエース用
ICを使つた場合において、簡単なハードウエア
構成により２次アドレス機能を実現することがで
きる２次アドレス・ラツチ方式を提供することを
目的とするものである。
そのために本発明の２次アドレス・ラツチ方式
は、１次アドレス機能のみを有しアドレスを指定
するコマンド・モードとデータ転送を行うデー
タ・モードとに区別して用いられるデータ・バス
がコンピユータとの間に接続され１次アドレスと
してインターフエース・アドレスを識別するイン
ターフエース制御回路を備えた測定装置におい
て、データ・バスに接続され２次アドレスを記憶
する２次アドレス記憶手段、及び２次アドレスを
記憶するためのラツチ・パルスを発生する２次ア
ドレス・ラツチ・パルス発生手段を備え、該２次
アドレス・ラツチ・パルス発生手段は、インター
フエース制御回路でインターフエース・アドレス
を受信していること、コマンド・モードであるこ
と、且つデータ・バスの特定ビツトが装置内の２
次アドレス特有の内容を示していることをアンド
条件としてラツチ・パルスを発生することを特徴
とするものである。
は、１次アドレス機能のみを有しアドレスを指定
するコマンド・モードとデータ転送を行うデー
タ・モードとに区別して用いられるデータ・バス
がコンピユータとの間に接続され１次アドレスと
してインターフエース・アドレスを識別するイン
ターフエース制御回路を備えた測定装置におい
て、データ・バスに接続され２次アドレスを記憶
する２次アドレス記憶手段、及び２次アドレスを
記憶するためのラツチ・パルスを発生する２次ア
ドレス・ラツチ・パルス発生手段を備え、該２次
アドレス・ラツチ・パルス発生手段は、インター
フエース制御回路でインターフエース・アドレス
を受信していること、コマンド・モードであるこ
と、且つデータ・バスの特定ビツトが装置内の２
次アドレス特有の内容を示していることをアンド
条件としてラツチ・パルスを発生することを特徴
とするものである。
本発明の２次アドレス・ラツチ・パルス発生回
路では、コンピユータからコマンド・モードでイ
ンターフエース・アドレスを指定し続いて当該イ
ンターフエース配下の各装置内メモリの２次アド
レス・アドレスを指定してくると、指定されたア
ドレスのインターフエースは、そのアドレスの受
信出力とコマンド・モードであることそしてデー
タ・バスのデータの特定ビツトが２次アドレス・
データに特有の内容を示していることを条件に２
次アドレスがラツチされる。そしてこのラツチさ
れた２次アドレスによる各装置内メモリとコンピ
ユータとの間でデータ転送が行われる。
路では、コンピユータからコマンド・モードでイ
ンターフエース・アドレスを指定し続いて当該イ
ンターフエース配下の各装置内メモリの２次アド
レス・アドレスを指定してくると、指定されたア
ドレスのインターフエースは、そのアドレスの受
信出力とコマンド・モードであることそしてデー
タ・バスのデータの特定ビツトが２次アドレス・
データに特有の内容を示していることを条件に２
次アドレスがラツチされる。そしてこのラツチさ
れた２次アドレスによる各装置内メモリとコンピ
ユータとの間でデータ転送が行われる。
〔実施例〕
以下、実施例を図面を参照しつつ説明する。
第１図は本発明に係るインターフエースの１実
施例構成を示す図、第２図は本発明に係る２次ア
ドレス・ラツチ・パルス発生回路の１実施例構成
を示す図、第３図はアドレス・ラツチのタイミン
グを説明するタイムチヤート、第４図はIECイン
ターフエース・バスで転送されるメツセージを示
す図、第５図は第１図に示すインターフエースに
おけるリスナの場合の動作を説明するためのタイ
ムチヤートである。図中、１と２はバス・ドライ
バー、３は２次アドレス記憶メモリ、４はデコー
ダ、５はインターフエース制御回路、６は２次ア
ドレス・ラツチ・パルス発生回路、７はハンドシ
エイク制御回路、８はデータ・セレクト回路、９
はアドレス設定スイツチ、１０，１５と１６はイ
ンバータ、１１，１２と１９はナンド・ゲート、
１３はラツチ、１４はバツフア、１７はEORゲ
ート、１８はモノマルチそれぞれ示している。
施例構成を示す図、第２図は本発明に係る２次ア
ドレス・ラツチ・パルス発生回路の１実施例構成
を示す図、第３図はアドレス・ラツチのタイミン
グを説明するタイムチヤート、第４図はIECイン
ターフエース・バスで転送されるメツセージを示
す図、第５図は第１図に示すインターフエースに
おけるリスナの場合の動作を説明するためのタイ
ムチヤートである。図中、１と２はバス・ドライ
バー、３は２次アドレス記憶メモリ、４はデコー
ダ、５はインターフエース制御回路、６は２次ア
ドレス・ラツチ・パルス発生回路、７はハンドシ
エイク制御回路、８はデータ・セレクト回路、９
はアドレス設定スイツチ、１０，１５と１６はイ
ンバータ、１１，１２と１９はナンド・ゲート、
１３はラツチ、１４はバツフア、１７はEORゲ
ート、１８はモノマルチそれぞれ示している。
第１図において、インターフエース制御回路５
は、先に述べた２次アドレス機能をもたないイン
ターフエース用ICであり、アドレス設定スイツ
チ９によりこのインターフエースの１次アドレス
AD1-5が設定される。２次アドレス・ラツチ・パ
ルス発生回路６は、ラツチ・パルスを発生するも
のであり、このラツチ・パルスが２次アドレス記
憶メモリ２に送出される。このラツチ・パルスに
より２次アドレス記憶メモリ３はデータ・バス上
の２次アドレスをラツチする。２次アドレス・ラ
ツチ・パルス発生回路６の具体的な構成例を示し
たのが第２図であり、その動作タイムチヤートを
示したのが第３図である。これらの図に示すよう
に２次アドレス・ラツチ・パルス発生回路ではイ
ンターフエース制御回路５がリスナ又はトーカと
なり、且つアドレス・モードに指定されたときの
データ・バスDO6，７の内容がハイ・レベルで
あることを条件にデータが有効であることを示す
信号DAV（Ｒ）がハイ・レベルのときにナンド・
ゲート１９からラツチ・パルスを送出する。デコ
ーダ４は、２次アドレス記憶メモリ２にラツチさ
れた２次アドレスをデコードするものであり、図
示の如く５ビツトをデコードする構成によれば32
ラインに分割できる。ハンドシエイク制御回路７
は、インターフエース制御回路５及びデータ・セ
レクト回路８と組み合わせてデータ転送時におけ
るハンドシエイクを制御するものである。ここ
で、信号WRSTBはデータをラツチする信号であ
る。データ・セレクト回路８は、データ・モード
時にハンドシエイク制御回路７からデータ転送開
始信号、TLK・BSY・LSN・BSY及びATNを
受信し、転送データ毎に何バイト目のデータであ
るかインデツクスをつける役目をするもので、シ
フト・レジスタによつて構成される。ハンドシエ
イク制御回路７からデータ転送開始信号がこのデ
ータ・セレクト回路８のPR端子に入力されると、
初期データがプリセツトされる。このプリセツ
ト・データは、１バイト目のデータ転送では出力
端子QAに現れ、１バイト転送する毎にCLK端子
に入力される信号TLK・BSYの立ち上がりで
QB，QC，……へとシフトされる。これがデー
タ・セレクト信号となる。
は、先に述べた２次アドレス機能をもたないイン
ターフエース用ICであり、アドレス設定スイツ
チ９によりこのインターフエースの１次アドレス
AD1-5が設定される。２次アドレス・ラツチ・パ
ルス発生回路６は、ラツチ・パルスを発生するも
のであり、このラツチ・パルスが２次アドレス記
憶メモリ２に送出される。このラツチ・パルスに
より２次アドレス記憶メモリ３はデータ・バス上
の２次アドレスをラツチする。２次アドレス・ラ
ツチ・パルス発生回路６の具体的な構成例を示し
たのが第２図であり、その動作タイムチヤートを
示したのが第３図である。これらの図に示すよう
に２次アドレス・ラツチ・パルス発生回路ではイ
ンターフエース制御回路５がリスナ又はトーカと
なり、且つアドレス・モードに指定されたときの
データ・バスDO6，７の内容がハイ・レベルで
あることを条件にデータが有効であることを示す
信号DAV（Ｒ）がハイ・レベルのときにナンド・
ゲート１９からラツチ・パルスを送出する。デコ
ーダ４は、２次アドレス記憶メモリ２にラツチさ
れた２次アドレスをデコードするものであり、図
示の如く５ビツトをデコードする構成によれば32
ラインに分割できる。ハンドシエイク制御回路７
は、インターフエース制御回路５及びデータ・セ
レクト回路８と組み合わせてデータ転送時におけ
るハンドシエイクを制御するものである。ここ
で、信号WRSTBはデータをラツチする信号であ
る。データ・セレクト回路８は、データ・モード
時にハンドシエイク制御回路７からデータ転送開
始信号、TLK・BSY・LSN・BSY及びATNを
受信し、転送データ毎に何バイト目のデータであ
るかインデツクスをつける役目をするもので、シ
フト・レジスタによつて構成される。ハンドシエ
イク制御回路７からデータ転送開始信号がこのデ
ータ・セレクト回路８のPR端子に入力されると、
初期データがプリセツトされる。このプリセツ
ト・データは、１バイト目のデータ転送では出力
端子QAに現れ、１バイト転送する毎にCLK端子
に入力される信号TLK・BSYの立ち上がりで
QB，QC，……へとシフトされる。これがデー
タ・セレクト信号となる。
次に、第３図および第５図に示すタイムチヤー
トを参照しつつ第１図に示すインターフエースに
おけるリスナの場合の動作、すなわちコンピユー
タから分析装置内のメモリ（又はラツチ）へデー
タを送信する場合の動作について説明する。なお
第３図、第５図ともに、INはインターフエース
制御回路５に入力される信号を示し、OUTはイ
ンターフエース制御回路５から送出される信号を
示す。コンピユータは、まず、第３図のタイムチ
ヤートに示すようにアドレス・モード（又はコマ
ンド・モード）にするため信号ATNをハイ・レ
ベルにする。この信号を受信したインターフエー
ス制御回路５は、データ受取準備がOKであるこ
とを示す信号NRFD（Ｄ）をコンピユータに送信
する。そうするとコンピユータは、１次アドレス
（マイリスン・アドレス）と同時に１次アドレス
が有効であることを示す信号DAV（Ｒ）をインタ
ーフエース制御回路５に送信する。インターフエ
ース制御回路５は、信号DAV（Ｒ）がハイ・レベ
ルである期間に１次アドレスをラツチし、これを
外付けされたスイツチ１４で設定されたアドレス
AD1-5と比較し一致していれば信号LSNをロ
ー・レベルにする。続いて、コンピユータへ１次
アドレス受取完了を示すNDAC（Ｄ）を送信す
る。これで分析装置側のインターフエースがリス
ナに指定されたことになる。
トを参照しつつ第１図に示すインターフエースに
おけるリスナの場合の動作、すなわちコンピユー
タから分析装置内のメモリ（又はラツチ）へデー
タを送信する場合の動作について説明する。なお
第３図、第５図ともに、INはインターフエース
制御回路５に入力される信号を示し、OUTはイ
ンターフエース制御回路５から送出される信号を
示す。コンピユータは、まず、第３図のタイムチ
ヤートに示すようにアドレス・モード（又はコマ
ンド・モード）にするため信号ATNをハイ・レ
ベルにする。この信号を受信したインターフエー
ス制御回路５は、データ受取準備がOKであるこ
とを示す信号NRFD（Ｄ）をコンピユータに送信
する。そうするとコンピユータは、１次アドレス
（マイリスン・アドレス）と同時に１次アドレス
が有効であることを示す信号DAV（Ｒ）をインタ
ーフエース制御回路５に送信する。インターフエ
ース制御回路５は、信号DAV（Ｒ）がハイ・レベ
ルである期間に１次アドレスをラツチし、これを
外付けされたスイツチ１４で設定されたアドレス
AD1-5と比較し一致していれば信号LSNをロ
ー・レベルにする。続いて、コンピユータへ１次
アドレス受取完了を示すNDAC（Ｄ）を送信す
る。これで分析装置側のインターフエースがリス
ナに指定されたことになる。
続いてコンピユータから２次アドレスが送られ
てくると、１次アドレスが送信されてきたときと
同様に信号NRFD（Ｄ）、信号DAV（Ｒ）、信号
NDAC（Ｄ）が使われる。まず、インターフエー
ス制御回路５は、信号NRFD（Ｄ）をコンピユー
タへ送信する。これを受信したコンピユータは、
２次アドレスと同時に２次アドレスが有効である
ことを示す信号DAV（Ｒ）をインターフエース制
御回路５に送信する。ここでコンピユータから送
信する２次アドレスは、データ・バスのDO6，
７がハイ・レベルにされる。すなわち、IECイン
ターフエース・バスにおけるコマンド・モードで
のインターフエース・メツセージは第４図に示す
内容に規定されている。第４図において、ａの部
分が１次コマンド・グループ、ｂの部分が２次コ
マンド・グループであり、このうち２次コマン
ド・グループに関する機能をインターフエース制
御回路５はもたない。そこで、この２次コマン
ド・グループではDO6，７（b6，b7）がハイ・レ
ベルにされるので、本発明はこれにより２次コマ
ンド・グループを識別することによつて２次アド
レス機能を実現している。また、２次アドレスが
有効である期間は、DAV（Ｒ）がハイ・レベルの
間であるから、この期間内に２次アドレス・ラツ
チ・パルス発生回路６でパルスを発生させ、２次
アドレス記憶メモリ３に２次アドレスを記憶さて
いる。
てくると、１次アドレスが送信されてきたときと
同様に信号NRFD（Ｄ）、信号DAV（Ｒ）、信号
NDAC（Ｄ）が使われる。まず、インターフエー
ス制御回路５は、信号NRFD（Ｄ）をコンピユー
タへ送信する。これを受信したコンピユータは、
２次アドレスと同時に２次アドレスが有効である
ことを示す信号DAV（Ｒ）をインターフエース制
御回路５に送信する。ここでコンピユータから送
信する２次アドレスは、データ・バスのDO6，
７がハイ・レベルにされる。すなわち、IECイン
ターフエース・バスにおけるコマンド・モードで
のインターフエース・メツセージは第４図に示す
内容に規定されている。第４図において、ａの部
分が１次コマンド・グループ、ｂの部分が２次コ
マンド・グループであり、このうち２次コマン
ド・グループに関する機能をインターフエース制
御回路５はもたない。そこで、この２次コマン
ド・グループではDO6，７（b6，b7）がハイ・レ
ベルにされるので、本発明はこれにより２次コマ
ンド・グループを識別することによつて２次アド
レス機能を実現している。また、２次アドレスが
有効である期間は、DAV（Ｒ）がハイ・レベルの
間であるから、この期間内に２次アドレス・ラツ
チ・パルス発生回路６でパルスを発生させ、２次
アドレス記憶メモリ３に２次アドレスを記憶さて
いる。
上述したように２次アドレスが転送される条件
は、次の４点である。
は、次の４点である。
(1) ATNがハイ・レベル（コマンド・モード）
であること。
であること。
(2) DO6，７がハイ・レベルであること。
(3) １次アドレスの次に２次アドレスが転送され
てくること。
てくること。
(4) 信号NRFD（Ｄ）、信号DAV（Ｒ）及び信号
NDAC（Ｄ）のハンドシエイクにより転送され
２次アドレスが有効な期間は、信号DAV（Ｒ）
がハイ・レベルのときであること。
NDAC（Ｄ）のハンドシエイクにより転送され
２次アドレスが有効な期間は、信号DAV（Ｒ）
がハイ・レベルのときであること。
従つて、２次アドレス・ラツチ・パルス発生法
としては、第２図に示す如くナンド・ゲート１９
の入力端子に上述の４点に対応する信号を入力す
ればよい。すなわち上述の(3)の条件に対しては、
１次アドレスが指定されたときにロー・レベルに
なるLSN又はTLKのうちどちらか一方がロー・
レベルになつたとき出力端子がハイ・レベルにな
るようにインバータ１５，１６及びEORゲート
１７による回路を構成する。また、上述の(4)の条
件に対してはモノ・マルチ１８を設け、２次アド
レスが有効である期間はDAV（Ｒ）がハイ・レベ
ルの間であるから、この信号の立ち上がりでモ
ノ・マルチ１８にDAV（Ｒ）がハイ・レベルであ
る期間内の正のパルスを発生させる。このパルス
幅は、ポテンシヨメータ（VR）とコンデンサー
（Ｃ）によつて決められる。このようにして２次
アドレス・ラツチ・パルスを発生して２次アドレ
ス・データを２次アドレス記憶メモリ３に一時記
憶し、デコーダ４でその５ビツト分を32ラインに
デコードする。
としては、第２図に示す如くナンド・ゲート１９
の入力端子に上述の４点に対応する信号を入力す
ればよい。すなわち上述の(3)の条件に対しては、
１次アドレスが指定されたときにロー・レベルに
なるLSN又はTLKのうちどちらか一方がロー・
レベルになつたとき出力端子がハイ・レベルにな
るようにインバータ１５，１６及びEORゲート
１７による回路を構成する。また、上述の(4)の条
件に対してはモノ・マルチ１８を設け、２次アド
レスが有効である期間はDAV（Ｒ）がハイ・レベ
ルの間であるから、この信号の立ち上がりでモ
ノ・マルチ１８にDAV（Ｒ）がハイ・レベルであ
る期間内の正のパルスを発生させる。このパルス
幅は、ポテンシヨメータ（VR）とコンデンサー
（Ｃ）によつて決められる。このようにして２次
アドレス・ラツチ・パルスを発生して２次アドレ
ス・データを２次アドレス記憶メモリ３に一時記
憶し、デコーダ４でその５ビツト分を32ラインに
デコードする。
２次アドレス転送が終了すると、コンピユータ
は、ATNをロー・レベルにし、データ・モード
により２次アドレスで指定された分析装置内メモ
リ（又はラツチ）にデータを転送する。データ転
送は、ATNがコマンド・モードからデータ・モ
ードに変わるとき、ハンドシエイク制御回路７か
ら発生するデータ転送開始信号によつて開始され
る。またハンドシエイク制御回路７は、このデー
タ転送開始信号によつてHS−ENB信号をロー・
レベルにする。これによつてインターフエース制
御回路５は、コンピユータへデータ受信準備が
OKであることを示すNRFD（Ｄ）を送信する。
これを受信したコンピユータは、１バイト目のデ
ータとともにデータが有効であることを示す
DAV（Ｒ）信号をインターフエース制御回路５に
送信する。これに対してインターフエース制御回
路５は、BSY信号をロー・レベルにしデータを
受信するためのRG−CLK信号を出力する。
は、ATNをロー・レベルにし、データ・モード
により２次アドレスで指定された分析装置内メモ
リ（又はラツチ）にデータを転送する。データ転
送は、ATNがコマンド・モードからデータ・モ
ードに変わるとき、ハンドシエイク制御回路７か
ら発生するデータ転送開始信号によつて開始され
る。またハンドシエイク制御回路７は、このデー
タ転送開始信号によつてHS−ENB信号をロー・
レベルにする。これによつてインターフエース制
御回路５は、コンピユータへデータ受信準備が
OKであることを示すNRFD（Ｄ）を送信する。
これを受信したコンピユータは、１バイト目のデ
ータとともにデータが有効であることを示す
DAV（Ｒ）信号をインターフエース制御回路５に
送信する。これに対してインターフエース制御回
路５は、BSY信号をロー・レベルにしデータを
受信するためのRG−CLK信号を出力する。
分析装置内のラツチ１３には、２次アドレス
信号、データ・セレクト信号、WRSTB信号
の３つの信号を使つてラツチ・パルスが供給され
る。すなわち第１図に示すようにデコーダ４、デ
ータ・セレクト回路８及びハンドシエイク制御回
路７から上記，，の信号がナンド・ゲート
１１に入力され、この論理出力が分析装置内のラ
ツチ１３にラツチ・パルスとして供給される。こ
れにより、インターフエース制御回路５はデータ
受取完了を示すNDAC（Ｄ）をコンピユータへ送
信し、データ転送を終了する。
信号、データ・セレクト信号、WRSTB信号
の３つの信号を使つてラツチ・パルスが供給され
る。すなわち第１図に示すようにデコーダ４、デ
ータ・セレクト回路８及びハンドシエイク制御回
路７から上記，，の信号がナンド・ゲート
１１に入力され、この論理出力が分析装置内のラ
ツチ１３にラツチ・パルスとして供給される。こ
れにより、インターフエース制御回路５はデータ
受取完了を示すNDAC（Ｄ）をコンピユータへ送
信し、データ転送を終了する。
上述した如くアドレス及びデータは、コンピユ
ータと分析装置側のインターフエースとのハンド
シエイクによつて転送され、指定されたアドレス
のラツチにデータが記憶される。
ータと分析装置側のインターフエースとのハンド
シエイクによつて転送され、指定されたアドレス
のラツチにデータが記憶される。
分析装置内のバツフア１４からコンピユータへ
データを送信する場合も２次アドレスの転送方法
は同じである。すなわち、この場合にも、１次ア
ドレス（マイトーク・アドレス）がコンピユータ
からインターフエース制御回路５に転送され、こ
の１次アドレスを外付けしたスイツチ１４で設定
されたアドレスAD1-5と比較し、一致していれば
出力端子TLKをロー・レベルにする。続いて２
次アドレスがコンピユータから送信されてくる
が、この場合もコンピユータから分析装置へデー
タを送信する場合と同じである。そして、２次ア
ドレスがラツチされると、その２次アドレスによ
り指定された分析装置内のバツフア１４からコン
ピユータへデータ転送が開始される。このときの
データは、まず、デコーダ４の信号及びデータ・
セレクト回路８の信号を入力とするナンド・ゲー
ト１２の論理出力信号、すなわち、２次アドレ
ス信号、データ・セレクト信号の２つの信号に
よつて分析装置側のユニツト・バスにのせられ
る。それからハンドシエイク制御回路７によつて
つくられたTLK・BSY信号によつてバス・ドラ
イバー１からインターフエース・バス上に転送さ
れる。
データを送信する場合も２次アドレスの転送方法
は同じである。すなわち、この場合にも、１次ア
ドレス（マイトーク・アドレス）がコンピユータ
からインターフエース制御回路５に転送され、こ
の１次アドレスを外付けしたスイツチ１４で設定
されたアドレスAD1-5と比較し、一致していれば
出力端子TLKをロー・レベルにする。続いて２
次アドレスがコンピユータから送信されてくる
が、この場合もコンピユータから分析装置へデー
タを送信する場合と同じである。そして、２次ア
ドレスがラツチされると、その２次アドレスによ
り指定された分析装置内のバツフア１４からコン
ピユータへデータ転送が開始される。このときの
データは、まず、デコーダ４の信号及びデータ・
セレクト回路８の信号を入力とするナンド・ゲー
ト１２の論理出力信号、すなわち、２次アドレ
ス信号、データ・セレクト信号の２つの信号に
よつて分析装置側のユニツト・バスにのせられ
る。それからハンドシエイク制御回路７によつて
つくられたTLK・BSY信号によつてバス・ドラ
イバー１からインターフエース・バス上に転送さ
れる。
以上の説明から明らかなように、本発明によれ
ば、２次アドレス機能をもたないインターフエー
ス用ICを使つても簡単な構成により２次アドレ
ス機能を付加することができる。従つて、ソフト
ウエアの負担を軽減させ、システムの処理効率を
向上させることができる。
ば、２次アドレス機能をもたないインターフエー
ス用ICを使つても簡単な構成により２次アドレ
ス機能を付加することができる。従つて、ソフト
ウエアの負担を軽減させ、システムの処理効率を
向上させることができる。
第１図は本発明に係るインターフエースの１実
施例構成を示す図、第２図は本発明に係る２次ア
ドレス・ラツチ・パルス発生回路の１実施例構成
を示す図、第３図はアドレス・ラツチのタイミン
グを説明するタイムチヤート、第４図はIECイン
ターフエース・バスで転送されるメツセージを示
す図、第５図は第１図に示すインターフエースに
おけるリスナの場合の動作を説明するためのタイ
ムチヤート、第６図はIECインターフエース・バ
ス・システムの構成を示す図である。 １と２……バス・ドライバー、３……２次アド
レス記憶メモリ、４……デコーダ、５……インタ
ーフエース制御回路、６……２次アドレス・ラツ
チ・パルス発生回路、７……ハンドシエイク制御
回路、８……データ・セレクト回路、９……アド
レス設定スイツチ、１０，１５と１６……インバ
ータ、１１，１２と１９……ナンド・ゲート、１
３……ラツチ、１４……バツフア、１７……
EORゲート、１８……モノマルチ、２１……コ
ンピユータ、２２，２３−１と２３−２……イン
ターフエース、２４−１と２４−２……装置。
施例構成を示す図、第２図は本発明に係る２次ア
ドレス・ラツチ・パルス発生回路の１実施例構成
を示す図、第３図はアドレス・ラツチのタイミン
グを説明するタイムチヤート、第４図はIECイン
ターフエース・バスで転送されるメツセージを示
す図、第５図は第１図に示すインターフエースに
おけるリスナの場合の動作を説明するためのタイ
ムチヤート、第６図はIECインターフエース・バ
ス・システムの構成を示す図である。 １と２……バス・ドライバー、３……２次アド
レス記憶メモリ、４……デコーダ、５……インタ
ーフエース制御回路、６……２次アドレス・ラツ
チ・パルス発生回路、７……ハンドシエイク制御
回路、８……データ・セレクト回路、９……アド
レス設定スイツチ、１０，１５と１６……インバ
ータ、１１，１２と１９……ナンド・ゲート、１
３……ラツチ、１４……バツフア、１７……
EORゲート、１８……モノマルチ、２１……コ
ンピユータ、２２，２３−１と２３−２……イン
ターフエース、２４−１と２４−２……装置。
Claims (1)
- １ １次アドレス機能のみを有しアドレスを指定
するコマンド・モードとデータ転送を行うデー
タ・モードとに区別して用いられるデータ・バス
がコンピユータとの間に接続され１次アドレスと
してインターフエース・アドレスを識別するイン
ターフエース制御回路を備えた測定装置におい
て、データ・バスに接続され２次アドレスを記憶
する２次アドレス記憶手段、及び２次アドレスを
記憶するためのラツチ・パルスを発生する２次ア
ドレス・ラツチ・パルス発生手段を備え、該２次
アドレス・ラツチ・パルス発生手段は、インター
フエース制御回路でインターフエース・アドレス
を受信していること、コマンド・モードであるこ
と、且つデータ・バスの特定ビツトが装置内の２
次アドレス特有の内容を示していることをアンド
条件としてラツチ・パルスを発生することを特徴
とする測定装置の２次アドレス・ラツチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556885A JPS61213952A (ja) | 1985-03-19 | 1985-03-19 | ２次アドレス・ラツチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5556885A JPS61213952A (ja) | 1985-03-19 | 1985-03-19 | ２次アドレス・ラツチ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213952A JPS61213952A (ja) | 1986-09-22 |
| JPH0219501B2 true JPH0219501B2 (ja) | 1990-05-02 |
Family
ID=13002316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5556885A Granted JPS61213952A (ja) | 1985-03-19 | 1985-03-19 | ２次アドレス・ラツチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213952A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274240A (en) * | 1975-12-18 | 1977-06-22 | Hitachi Ltd | Lsi data processing system |
| JPS5657157A (en) * | 1979-09-29 | 1981-05-19 | Plessey Overseas | Data processor |
-
1985
- 1985-03-19 JP JP5556885A patent/JPS61213952A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5274240A (en) * | 1975-12-18 | 1977-06-22 | Hitachi Ltd | Lsi data processing system |
| JPS5657157A (en) * | 1979-09-29 | 1981-05-19 | Plessey Overseas | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61213952A (ja) | 1986-09-22 |
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