JPS61207072A - 半導体装置 - Google Patents
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Links
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体装置に関し、主としてスイッチングある
いは増幅を目的としたＭＩＳ型半型半導体装量するもの
である。
いは増幅を目的としたＭＩＳ型半型半導体装量するもの
である。
［発明の技術的背景］
ＭＩＳ型半導体装置のうち特に従来のＭＯＳＦＥＴは低
耐圧、低電力デバイスと考えられていたが、最近の半導
体製造技術あるいは回路設計技術等の発展に伴い、高耐
圧、大電力設計が可能となり、現在ではパワーデバイス
としてその地位を確保するに至っている。
耐圧、低電力デバイスと考えられていたが、最近の半導
体製造技術あるいは回路設計技術等の発展に伴い、高耐
圧、大電力設計が可能となり、現在ではパワーデバイス
としてその地位を確保するに至っている。
かかる高耐圧パワーＭＯ８ＦＥＴの代表的なりのとして
■オフセットゲート構造、■Ｖ−Ｑｒ。
■オフセットゲート構造、■Ｖ−Ｑｒ。
ＯＶａあるいは（Ｊ −Ｇｒｏｏｖｅ構造、■ＤＳＡ（
ＤＨｆｕｓｉＮｏｎ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ
）構造等が知られているが、このうち製造技術、高性能
化に有利な従来のＤＳ△構造パワーＭＯ８ＦＥＴ（以下
ＤＳＡ ＭＯＳ）の電極形成後の平面図と、この平面
図におけるＡ−Ａ−線方向の断面構造図を第２図（ａ）
、（ｂ）に示し、又、・製造工程を第３図（ａ ＞乃至
（ｆ ）に示して説明する。
ＤＨｆｕｓｉＮｏｎ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ
）構造等が知られているが、このうち製造技術、高性能
化に有利な従来のＤＳ△構造パワーＭＯ８ＦＥＴ（以下
ＤＳＡ ＭＯＳ）の電極形成後の平面図と、この平面
図におけるＡ−Ａ−線方向の断面構造図を第２図（ａ）
、（ｂ）に示し、又、・製造工程を第３図（ａ ＞乃至
（ｆ ）に示して説明する。
ＤＳＡ ＭＯＳは二重拡散によりチャンネルを形成す
るらので、格子状のゲート多結晶シリコン電極６に囲ま
れた同一の拡散窓によりチャンネル領域形成の不純物拡
散（Ｐ型半導体層４）とソース領域形成の不純物拡散（
ｎ型半導体層８）を行っているのが特徴である。チャン
ネル長はＰ型半導体層４と０１型半導体１ｉ８の拡散深
さの差で決っているので数ミクロン以下の極めて短いチ
ャンネル領域（チャンネル長）を形成できる。ソース電
極はｎ型半導体層のソース領域８とチャンネル領域を形
成するＰ型半導体層４（あるいは〆型半導体層３）と、
両方にオーミック接触している。ゲート電極形状は格子
状のものとストライプ状のものとが一般的であるが、こ
こでは格子状のものを示す。ｎ型半導体基板１がドレイ
ン領域であり、ｎオンｎ構造となっている。トレイン電
極は図示していないがチップ裏面に形成されており、ゲ
ート、ソース間に正の電圧を加えてチャンネルをオンさ
せると電流は基板より縦方向に流れ、チャンネル領域を
通ってソースに流れ込む。
るらので、格子状のゲート多結晶シリコン電極６に囲ま
れた同一の拡散窓によりチャンネル領域形成の不純物拡
散（Ｐ型半導体層４）とソース領域形成の不純物拡散（
ｎ型半導体層８）を行っているのが特徴である。チャン
ネル長はＰ型半導体層４と０１型半導体１ｉ８の拡散深
さの差で決っているので数ミクロン以下の極めて短いチ
ャンネル領域（チャンネル長）を形成できる。ソース電
極はｎ型半導体層のソース領域８とチャンネル領域を形
成するＰ型半導体層４（あるいは〆型半導体層３）と、
両方にオーミック接触している。ゲート電極形状は格子
状のものとストライプ状のものとが一般的であるが、こ
こでは格子状のものを示す。ｎ型半導体基板１がドレイ
ン領域であり、ｎオンｎ構造となっている。トレイン電
極は図示していないがチップ裏面に形成されており、ゲ
ート、ソース間に正の電圧を加えてチャンネルをオンさ
せると電流は基板より縦方向に流れ、チャンネル領域を
通ってソースに流れ込む。
次に、第３図（ａ ’）乃至（「）を用いて従来のＤＳ
Ａ ＭＯＳの！ｌｌ造工程を説明する。ｎ型半導体基
板１上にｎ型エピタキシャル成長［１２を例えば比抵抗
１０〜２５ΩＣ１，厚み３０〜６０μｍ形成模、表面か
らＰ型半導体層３を形成する。その優、ゲート酸化膜５
ａを約１０００へ形成した様子を第３図（ａ）に示す。
Ａ ＭＯＳの！ｌｌ造工程を説明する。ｎ型半導体基
板１上にｎ型エピタキシャル成長［１２を例えば比抵抗
１０〜２５ΩＣ１，厚み３０〜６０μｍ形成模、表面か
らＰ型半導体層３を形成する。その優、ゲート酸化膜５
ａを約１０００へ形成した様子を第３図（ａ）に示す。
次に多結晶シリコン膜６を例えば６０００＾堆積後選択
的にパターニングし、この多結晶シリコンパターンをマ
スクにしてイオン注入を施し、チャンネル領域のＰ型半
導体層４を自己整合的に形成する。この様子を第３図（
ｂ）に示ず。
的にパターニングし、この多結晶シリコンパターンをマ
スクにしてイオン注入を施し、チャンネル領域のＰ型半
導体層４を自己整合的に形成する。この様子を第３図（
ｂ）に示ず。
続いてフォトエツチング技術にてフォトレジストアを用
いてソース領域の畝型半導体層形成予定部を選択的に開
口した様子を第３図（Ｃ）に示す。
いてソース領域の畝型半導体層形成予定部を選択的に開
口した様子を第３図（Ｃ）に示す。
次にソース領域のｎ型半導体Ｗ８と酸化１！５ｂを形成
しく第３図（ｄ）に図示）、その上にＣＶＤ法にて形成
したＰＳＧ膜５Ｃを約８０００へ堆積した様子を第３図
（ｅ ）に示す。
しく第３図（ｄ）に図示）、その上にＣＶＤ法にて形成
したＰＳＧ膜５Ｃを約８０００へ堆積した様子を第３図
（ｅ ）に示す。
しかる優、各種熱処理を施した後に電極取り出し開口部
を形成し、アルミニウム（ＡＪり’ｍ極９を形成するこ
とによってソース・ドレイン間耐圧Ｖｏ ｓ ｓ 、２
００〜６００Ｖ程度１７）ＤＳＡ ＭＯＳ’ＦＥＴが
完成する。この様子を第３図（ｆ ）に示す。
を形成し、アルミニウム（ＡＪり’ｍ極９を形成するこ
とによってソース・ドレイン間耐圧Ｖｏ ｓ ｓ 、２
００〜６００Ｖ程度１７）ＤＳＡ ＭＯＳ’ＦＥＴが
完成する。この様子を第３図（ｆ ）に示す。
［背景技術の問題点］
一般的にＭＯＳ ＦＥＴは少数キャリアの蓄積がない
ため高速スイッチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはＦＥＴの電流通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。換言寸れ
ば、いかにドレインの面積効率を上げるかということで
あり、このためには微細加工技術を駆使して最良パター
ン設計を行わなければならない。これらを満足させる構
造として一般的にはＤＳＡ ＭＯＳが採用されている
。
ため高速スイッチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはＦＥＴの電流通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。換言寸れ
ば、いかにドレインの面積効率を上げるかということで
あり、このためには微細加工技術を駆使して最良パター
ン設計を行わなければならない。これらを満足させる構
造として一般的にはＤＳＡ ＭＯＳが採用されている
。
しかしながら従来のＤＳＡ ＭＯＳ ＦＥＴのパタ
ーン設計は必ずしも最適設計とは限らない。
ーン設計は必ずしも最適設計とは限らない。
限られたシリコンチップ面積内に電流通路、つまりチャ
ンネル幅を長くとれるようなゲート多結晶シリコンパタ
ーンについて種々の工夫が必要である。チャンネル幅を
長く得ることによって多くのドレイン電流を得ることが
可能であり、しかも大電流領域での相互コンダクタンス
ｇｍも大きなものが得られる。これらがしいてはオン抵
抗の低減化を可能にする要因であるため、いかにしで限
られた面積内でチャンネル幅を長く得るかが、最大の目
標であった。
ンネル幅を長くとれるようなゲート多結晶シリコンパタ
ーンについて種々の工夫が必要である。チャンネル幅を
長く得ることによって多くのドレイン電流を得ることが
可能であり、しかも大電流領域での相互コンダクタンス
ｇｍも大きなものが得られる。これらがしいてはオン抵
抗の低減化を可能にする要因であるため、いかにしで限
られた面積内でチャンネル幅を長く得るかが、最大の目
標であった。
そこｅ１従来スイッチング電源等に用いられている高耐
圧パワーＭＯ８ＦＥＴのゲート多結晶シリコンパターン
を検討してみると、殆んどが四角の格子形状を呈してい
る。
圧パワーＭＯ８ＦＥＴのゲート多結晶シリコンパターン
を検討してみると、殆んどが四角の格子形状を呈してい
る。
又、一般的にチャンネル幅を増大させるための各パター
ンの微細化をすることがよく知られており、これにより
ゲート多結晶シリコンパターンとソース領域は縮小され
、その分チャンネル幅の増大が図れる。しかしながら、
従来の四角形の格子形状を持つゲート多結晶シリコンパ
ターンではドレイン電流容量の割合に対してソース電極
開口部の面積が大きずぎる傾向にある。微細化によって
独立したチャンネル領域は数多く形成できる（微細化に
よってチャンネル幅が長く得られる）が、１つのセル（
多結晶シリコン膜の開口部を拡ｒｌｌ ’？まり、同一
条件でＭＯＳトランジスタとしての動作をさ才た場合、
チャンネル幅の小さい方が電流容量が小さいにもかかわ
らず、セル内に形成されているソース領域の電極引出し
開口部は数多く存在することになる。
ンの微細化をすることがよく知られており、これにより
ゲート多結晶シリコンパターンとソース領域は縮小され
、その分チャンネル幅の増大が図れる。しかしながら、
従来の四角形の格子形状を持つゲート多結晶シリコンパ
ターンではドレイン電流容量の割合に対してソース電極
開口部の面積が大きずぎる傾向にある。微細化によって
独立したチャンネル領域は数多く形成できる（微細化に
よってチャンネル幅が長く得られる）が、１つのセル（
多結晶シリコン膜の開口部を拡ｒｌｌ ’？まり、同一
条件でＭＯＳトランジスタとしての動作をさ才た場合、
チャンネル幅の小さい方が電流容量が小さいにもかかわ
らず、セル内に形成されているソース領域の電極引出し
開口部は数多く存在することになる。
周知のごと＜、ＭＯＳ ＦＥＴはバイポーラ型トラン
ジスタと比較して熱Ｕ走が少なく、１セルの領域から得
られる電流密度が少なく従って必要以上のソース電極取
り出し開口部は不要である。
ジスタと比較して熱Ｕ走が少なく、１セルの領域から得
られる電流密度が少なく従って必要以上のソース電極取
り出し開口部は不要である。
この不要な分を利用してより多くのチャンネル領域を形
成し、チャンネル幅を長く得るようなゲートのパターン
配置を行わなければならない。
成し、チャンネル幅を長く得るようなゲートのパターン
配置を行わなければならない。
−万機細化を図ることによってチャンネル領域を増大さ
せ、オン抵抗の低減化を図ることは可能である。しかし
、チャンネル領域のＰ型半導体層４と電気的に接触して
いるＰ型半導体層３とソースｎ＋型半導体層とが表面に
露出しているソース電極取り出し開口部の面積を微細化
することによって一層ヂヤンネル領域を増すことも重要
な手段であるが従来構造ではおのずから限界があった。
せ、オン抵抗の低減化を図ることは可能である。しかし
、チャンネル領域のＰ型半導体層４と電気的に接触して
いるＰ型半導体層３とソースｎ＋型半導体層とが表面に
露出しているソース電極取り出し開口部の面積を微細化
することによって一層ヂヤンネル領域を増すことも重要
な手段であるが従来構造ではおのずから限界があった。
その理由として、従来のＤＳＡ−ＭＯＳはチャンネル領
域のＰ型半導体Ｊｌｉ４をＰ型半導体層３と電気的に導
通さばソース領域のｎ＋型型半体体層８アルミ主権９で
電気的に接続されている。ここで仮にＰ型半導体層４を
電気的にソースｎ＋型領域８と接続しない状態でＭＯ３
動作させるとｎ＋型半導体領［２からＰ型半導体層４ヘ
キャリアが注入され、Ｐ型半導体層中に電流が流れ、ち
ょうど該Ｐ型半導体層がバイポーラ型トランジスタのベ
ース領域の役割を果し、これがしいてはスイッチング動
作に悪ＩＩＩを及ぼすことになるためである。このため
、セルと呼ばれるゲート多結晶シリコン６の開口部内に
存在するソース電極取り出し開口部の微細化には限界が
あった。
域のＰ型半導体Ｊｌｉ４をＰ型半導体層３と電気的に導
通さばソース領域のｎ＋型型半体体層８アルミ主権９で
電気的に接続されている。ここで仮にＰ型半導体層４を
電気的にソースｎ＋型領域８と接続しない状態でＭＯ３
動作させるとｎ＋型半導体領［２からＰ型半導体層４ヘ
キャリアが注入され、Ｐ型半導体層中に電流が流れ、ち
ょうど該Ｐ型半導体層がバイポーラ型トランジスタのベ
ース領域の役割を果し、これがしいてはスイッチング動
作に悪ＩＩＩを及ぼすことになるためである。このため
、セルと呼ばれるゲート多結晶シリコン６の開口部内に
存在するソース電極取り出し開口部の微細化には限界が
あった。
したがって、このソース電極取り出し開口部の面積をい
かに小さくし、その分チャンネル幅を右動的に大きく得
るためのパターンの工夫が重要となる。又性能面では特
にスイッチングスピードの向上に関しては、ゲート・ト
レイン間の容量を小さくすることが重要である。これを
達成するための方法としては、ゲート酸化膜の膜厚を大
きくすることと、ゲート多結晶シリコンパターンの占め
る面積を小さくする方法が代表的である。しかしながら
、ＭＯＳ動作特性の１つであるしきい値電圧ｖｔｈや、
相互コンダクタンスｇｍ等の関係上グー１−酸化膜の膜
厚を大きくすることは限界があった。
かに小さくし、その分チャンネル幅を右動的に大きく得
るためのパターンの工夫が重要となる。又性能面では特
にスイッチングスピードの向上に関しては、ゲート・ト
レイン間の容量を小さくすることが重要である。これを
達成するための方法としては、ゲート酸化膜の膜厚を大
きくすることと、ゲート多結晶シリコンパターンの占め
る面積を小さくする方法が代表的である。しかしながら
、ＭＯＳ動作特性の１つであるしきい値電圧ｖｔｈや、
相互コンダクタンスｇｍ等の関係上グー１−酸化膜の膜
厚を大きくすることは限界があった。
そこで、ｂう１つの代表的な方法として、ゲート多結晶
シリコンパターンがゲート酸化膜上に占める面積を小さ
くする方法が有力である。
シリコンパターンがゲート酸化膜上に占める面積を小さ
くする方法が有力である。
従来構造ではゲート多結晶シリコンパターンが比較的薄
いゲート酸化股上に占める面積を小さくすることによっ
てチャンネル幅も小さくなる傾向がある。そこで、上記
ゲート多結晶シリコンパターンの占める面積を小さくし
、かつチャンネル幅が大きく得られるような構造を工夫
する必要がある。
いゲート酸化股上に占める面積を小さくすることによっ
てチャンネル幅も小さくなる傾向がある。そこで、上記
ゲート多結晶シリコンパターンの占める面積を小さくし
、かつチャンネル幅が大きく得られるような構造を工夫
する必要がある。
１発明の目的］
本発明は前記事情に１みてなされたものであり、全体的
なパターンの微細化が行われても′Ｒ流流量量従って最
適なソース電極取り出し開１コ部において特にＰ＋型半
導体層とｎ＋型半導体層とが金属電極膜にて電気的に接
続されることを満足し前記開口部の微細化を目的とし、
更にその目的を満足することに伴った適切なパターン配
置を可能とし、これらの効果で得た余分な面積に有効的
にチャンネル領域を形成することによって、オン抵抗を
低くし、相互コンダクタンス（Ｊｌ、スイッチングスピ
ード等の素子性能の向上やチップ面積の縮小化を図り、
生産性向上を可能とする半導体装置を提供するものであ
る。
なパターンの微細化が行われても′Ｒ流流量量従って最
適なソース電極取り出し開１コ部において特にＰ＋型半
導体層とｎ＋型半導体層とが金属電極膜にて電気的に接
続されることを満足し前記開口部の微細化を目的とし、
更にその目的を満足することに伴った適切なパターン配
置を可能とし、これらの効果で得た余分な面積に有効的
にチャンネル領域を形成することによって、オン抵抗を
低くし、相互コンダクタンス（Ｊｌ、スイッチングスピ
ード等の素子性能の向上やチップ面積の縮小化を図り、
生産性向上を可能とする半導体装置を提供するものであ
る。
［発明の概要］
本発明の概要は、第１導電型の第１半導体層の主面に、
第１絶縁膜を介して半導体膜又は導電体膜パターンを有
し、第１半導体層中であって前記第１絶縁膜を介して半
導体膜又は導電体膜パターンの一部が重なる位置に前記
第１半導体層とは逆）９電型の第２半導体層を有し、前
記第１絶縁膜を介して該第２半導体層の表面から前記半
導体膜又は導電体膜パターンの一部が重なる位置と重な
らない位置とに第１導電型の第３半導体層を有し、前記
半導体膜又は導電体膜パターンを被覆するように第２絶
縁躾を有し、該第２絶縁躾による開口部を有し、該開口
部を含み前記第２絶縁股上に金１ｉｌ！電極膜を有して
いる半導体装置において、前記導電体膜パターンでかこ
まれ、前記第１半導体層の主面から有する第２半導体層
の平面形状は２の整数倍の多角形状パターン部を少なく
とも２個以上有し、該多角形状パターン部が相互に連結
用パターン部で結ばれており、各多角形状パターンの少
なくともいずれか１個内の電極取り出し開口部には第３
半導体層が露出し、他のパターン内の電極取り出し開口
部には第２半導体層と第３半導体層が露出し、前記各露
出半導体層はパターンを含む位置に設けられた金属電極
膜を介して電気的に接続されていることを特徴とするも
のである。
第１絶縁膜を介して半導体膜又は導電体膜パターンを有
し、第１半導体層中であって前記第１絶縁膜を介して半
導体膜又は導電体膜パターンの一部が重なる位置に前記
第１半導体層とは逆）９電型の第２半導体層を有し、前
記第１絶縁膜を介して該第２半導体層の表面から前記半
導体膜又は導電体膜パターンの一部が重なる位置と重な
らない位置とに第１導電型の第３半導体層を有し、前記
半導体膜又は導電体膜パターンを被覆するように第２絶
縁躾を有し、該第２絶縁躾による開口部を有し、該開口
部を含み前記第２絶縁股上に金１ｉｌ！電極膜を有して
いる半導体装置において、前記導電体膜パターンでかこ
まれ、前記第１半導体層の主面から有する第２半導体層
の平面形状は２の整数倍の多角形状パターン部を少なく
とも２個以上有し、該多角形状パターン部が相互に連結
用パターン部で結ばれており、各多角形状パターンの少
なくともいずれか１個内の電極取り出し開口部には第３
半導体層が露出し、他のパターン内の電極取り出し開口
部には第２半導体層と第３半導体層が露出し、前記各露
出半導体層はパターンを含む位置に設けられた金属電極
膜を介して電気的に接続されていることを特徴とするも
のである。
［発明の実施例］
以下本発明を実施例により本発明を具体的に説明する。
第１図（ａ）、（ｂ）は本発明、の一実施例であるＤＳ
Ａ−ＭＯＳ ＦＥＴの平面図、断面図である。
Ａ−ＭＯＳ ＦＥＴの平面図、断面図である。
この装置は、ｎ型半導体基板１上にｎ型エピタキシャル
成長層（第１半導体Ｍ）２が設けられ、この第１半導体
層２の主面に絶縁酸化膜（第１絶縁躾）５ａを介して多
結晶シリコン（又は導電体膜）パターン６が設けられ、
第１半導体１ｉ１１２中であって前記第１絶縁膜５ａを
介して前記半導体膜パターン６の一部が重なる位置に前
記第１半導体層２とは逆導電型であるＰ型の半導体層（
第２半導体層）４が設けられ、該第２半導体Ｍ４の表面
であって前記第１絶縁膜５ａを介して前記導電体験パタ
ーン６の一部が重なる位置にｎ型半導体層（第３半導体
層）８が形成され、前配置［２体膜パターン６を被覆す
るように絶縁酸化ＩＩ （第２絶縁躾）５ｄが形成され
、該第２絶縁ＩＩ！５ｄによる開口部１０ａ、１０ｂが
形成され、該開口部１０ａ。
成長層（第１半導体Ｍ）２が設けられ、この第１半導体
層２の主面に絶縁酸化膜（第１絶縁躾）５ａを介して多
結晶シリコン（又は導電体膜）パターン６が設けられ、
第１半導体１ｉ１１２中であって前記第１絶縁膜５ａを
介して前記半導体膜パターン６の一部が重なる位置に前
記第１半導体層２とは逆導電型であるＰ型の半導体層（
第２半導体層）４が設けられ、該第２半導体Ｍ４の表面
であって前記第１絶縁膜５ａを介して前記導電体験パタ
ーン６の一部が重なる位置にｎ型半導体層（第３半導体
層）８が形成され、前配置［２体膜パターン６を被覆す
るように絶縁酸化ＩＩ （第２絶縁躾）５ｄが形成され
、該第２絶縁ＩＩ！５ｄによる開口部１０ａ、１０ｂが
形成され、該開口部１０ａ。
１０ｂを含み前記第２絶縁膜５ｄ上にＡ！電極躾（金属
電極１り９を有し、前記多結晶シリコン膜パターン６で
囲まれ、前記第１半導体ｌｉ！Ｉ２の主面から有する第
２半導体１４の平面形状（多結晶シリコン躾パターンの
開口部の平面形状）は、２の整数倍の多角形状画では８
角形状パターン部を３個多角形状パターン部よりも細い
２個の連結用パターン１２Ｄ、１２Ｅによって連結され
ており、この各パターン１２Ａ〜１２Ｃ内に露出する電
極取り出し開口部のうち半導体層、少なくとも１個（図
では中央部の１２０）は、ｎ型半導体層であり、他のパ
ターン（１２Ａ−，１２Ｂ）内は、Ｐ型半導体層とｎ型
半導体層の両方となっており、この組合せに基づいて、
ｎ＋型半導体層のみが露出しているパターン１２Ｇは他
のパターン１２Ａ、１２Ｂよりも小さくなるように設け
られている。そして、同一形状のセル１２が複数個ジグ
ザグ状に配置されており、多結晶シリコン膜パターンの
幅型半導体層用であり、１０ｂがｎ型半導体層用である
。従って、Ａ！電極１１９によってＰ型とｎ型の各半導
体層が電気的に接続されることになる。
電極１り９を有し、前記多結晶シリコン膜パターン６で
囲まれ、前記第１半導体ｌｉ！Ｉ２の主面から有する第
２半導体１４の平面形状（多結晶シリコン躾パターンの
開口部の平面形状）は、２の整数倍の多角形状画では８
角形状パターン部を３個多角形状パターン部よりも細い
２個の連結用パターン１２Ｄ、１２Ｅによって連結され
ており、この各パターン１２Ａ〜１２Ｃ内に露出する電
極取り出し開口部のうち半導体層、少なくとも１個（図
では中央部の１２０）は、ｎ型半導体層であり、他のパ
ターン（１２Ａ−，１２Ｂ）内は、Ｐ型半導体層とｎ型
半導体層の両方となっており、この組合せに基づいて、
ｎ＋型半導体層のみが露出しているパターン１２Ｇは他
のパターン１２Ａ、１２Ｂよりも小さくなるように設け
られている。そして、同一形状のセル１２が複数個ジグ
ザグ状に配置されており、多結晶シリコン膜パターンの
幅型半導体層用であり、１０ｂがｎ型半導体層用である
。従って、Ａ！電極１１９によってＰ型とｎ型の各半導
体層が電気的に接続されることになる。
よい。
また、３個の間口部間の露出半導体層の組合せは舶記実
施例に限定されない。
施例に限定されない。
更に連結される開口部の個数は３個に限定されず、２個
でも４個以上でもよい。
でも４個以上でもよい。
［発明の効果］
本発明は、ＭＩＳ型半導体装置の性能向上をはかるため
、ゲート多結晶シリコンパターンと、ソース電極取り出
し開口部に工夫をこらして、パターンの全体的な微細化
をおこない、チャンネル領域、特にチャンネル幅を大き
く得、単位面積当りのＮ流容吊を増すことによって性能
向上を図っている。まず、従来実施例第２図（ａ）の平
面図と、本発明による実施例第１図（ａ ）の平面図か
ら、ゲート多結晶シリコンパターンのエツジの長さは本
発明の実施例では斜線をゲート多結晶シリコンパターン
に採用しているため長い。つまりゲー！・多結晶シリコ
ンパターンのエツジ付近にチャンネル領域が存在するた
めチャンネル幅が大きいことを意味する。従って、スイ
ッチングスピードの向上の条件としてゲート多結晶シリ
コンパターンが、ゲート酸化股上に占める面積も、本発
明の実施例の方が小さい。
、ゲート多結晶シリコンパターンと、ソース電極取り出
し開口部に工夫をこらして、パターンの全体的な微細化
をおこない、チャンネル領域、特にチャンネル幅を大き
く得、単位面積当りのＮ流容吊を増すことによって性能
向上を図っている。まず、従来実施例第２図（ａ）の平
面図と、本発明による実施例第１図（ａ ）の平面図か
ら、ゲート多結晶シリコンパターンのエツジの長さは本
発明の実施例では斜線をゲート多結晶シリコンパターン
に採用しているため長い。つまりゲー！・多結晶シリコ
ンパターンのエツジ付近にチャンネル領域が存在するた
めチャンネル幅が大きいことを意味する。従って、スイ
ッチングスピードの向上の条件としてゲート多結晶シリ
コンパターンが、ゲート酸化股上に占める面積も、本発
明の実施例の方が小さい。
次にパターンの微細化を進めた場合、特にセルとゲート
多結晶シリコンパターンを縮小化した場合、従来実施例
の構造では１つのセルに１つのソース電極取り出し開口
部を有するため、数ミクロン間隔でソース電極開口部が
必要である。つまりソース電極取り出し開口部はデザイ
ンルールに束縛されてしまう欠点を持っている。
多結晶シリコンパターンを縮小化した場合、従来実施例
の構造では１つのセルに１つのソース電極取り出し開口
部を有するため、数ミクロン間隔でソース電極開口部が
必要である。つまりソース電極取り出し開口部はデザイ
ンルールに束縛されてしまう欠点を持っている。
本発明では、第１図（ａ ）のように、ソース電極取り
出し開口部の構造が、ソースｎ型半導体層と、ｎ＋型半
導体＊Ｐ“型半導体層の共存部をそれぞれ独立した開口
部から取り出し、たがいに一定の間隔を設けているため
、細長いセル形状となりソース電極取り出し開口部がデ
ザインルールに束縛されず、任意に設計可能である。し
かもチャンネル幅は増加する長所がある。
出し開口部の構造が、ソースｎ型半導体層と、ｎ＋型半
導体＊Ｐ“型半導体層の共存部をそれぞれ独立した開口
部から取り出し、たがいに一定の間隔を設けているため
、細長いセル形状となりソース電極取り出し開口部がデ
ザインルールに束縛されず、任意に設計可能である。し
かもチャンネル幅は増加する長所がある。
一般的にソース電極取り出し開口部面積は小さい方が良
く、その分チャンネル幅を大きく得るような構造が素子
性能を向上させるには必要である。
く、その分チャンネル幅を大きく得るような構造が素子
性能を向上させるには必要である。
本発明の最大のポイントはここにあって、従来のソース
電極取り出し開口部の構造は第２図に示しであるように
１開口部内にｎ型半導体層と、Ｐ＋型半導体層全てが共
存して、開口部内で金属膜にて電気的に接続されている
。したがって前記開口部の占める面積は、従来実施例第
９図（ａ ）を参照すると点線ワク内で、前記開口部の
占める面積を出してみると、１セルでは１．２Ｘ１，２
０膳２でトータルでは１２個のセルがあるから１７．２
８ｃｍ＋２である。
電極取り出し開口部の構造は第２図に示しであるように
１開口部内にｎ型半導体層と、Ｐ＋型半導体層全てが共
存して、開口部内で金属膜にて電気的に接続されている
。したがって前記開口部の占める面積は、従来実施例第
９図（ａ ）を参照すると点線ワク内で、前記開口部の
占める面積を出してみると、１セルでは１．２Ｘ１，２
０膳２でトータルでは１２個のセルがあるから１７．２
８ｃｍ＋２である。
これに対し、本発明によるソース電極開口部の構造は、
ｎ＋型半導体層とρ“型半導体層の共存部をそれぞれ独
立した別々の開口部を形成し、金ａＡ乏膜で電気的に接
続しているため、第１図（ａ）を参照すると、１セル内
のｎ＋型半導体層電極取り出し開口部の面積は、極めて
少なく、同様に一型半導体の電極取り出し開口部の面積
も同じ値である。
ｎ＋型半導体層とρ“型半導体層の共存部をそれぞれ独
立した別々の開口部を形成し、金ａＡ乏膜で電気的に接
続しているため、第１図（ａ）を参照すると、１セル内
のｎ＋型半導体層電極取り出し開口部の面積は、極めて
少なく、同様に一型半導体の電極取り出し開口部の面積
も同じ値である。
ゆえにセル形成も従来のものと比較して微細化が可能ゆ
え、セルのくり返しパターンも数多く形成できる。この
ことは、チャンネル幅の増大に非常に有効である。又ソ
ース電極取り出し開口部を小さくできた分、多くのチャ
ンネル領域が形成でき、より以上チャンネル幅を大きく
得ることが可能である。
え、セルのくり返しパターンも数多く形成できる。この
ことは、チャンネル幅の増大に非常に有効である。又ソ
ース電極取り出し開口部を小さくできた分、多くのチャ
ンネル領域が形成でき、より以上チャンネル幅を大きく
得ることが可能である。
以上のことから本発明は、定められたチップ面積内でチ
ャンネル幅を大きく得られるようにソース電極取り出し
開口部に工夫をこらし、ゲート多結晶シリコンパターン
の占める面積を減らすことによってゲート・ドレイン間
容量を小さくし、微細化が進んだ場合の、デザインルー
ルに束縛されない、適切なソース電極取り出し開口部の
形成を可能とするゲート多結晶シリコンパターン又はセ
ルパターンを提供することによって、トレイン電流を大
きく得ることを可能とし、しかち大電流領域での相互］
ンダクタンスＨ＋を大きくし、スイッチングスピードの
高速化あるいはオン低故の低減化、さらにはチップ面積
の縮小化を図り生産性向上を可能とするＭＩＳ型半導体
装置を提供可能であることを特徴としている。
ャンネル幅を大きく得られるようにソース電極取り出し
開口部に工夫をこらし、ゲート多結晶シリコンパターン
の占める面積を減らすことによってゲート・ドレイン間
容量を小さくし、微細化が進んだ場合の、デザインルー
ルに束縛されない、適切なソース電極取り出し開口部の
形成を可能とするゲート多結晶シリコンパターン又はセ
ルパターンを提供することによって、トレイン電流を大
きく得ることを可能とし、しかち大電流領域での相互］
ンダクタンスＨ＋を大きくし、スイッチングスピードの
高速化あるいはオン低故の低減化、さらにはチップ面積
の縮小化を図り生産性向上を可能とするＭＩＳ型半導体
装置を提供可能であることを特徴としている。
尚、本発明による実Ｉｓ例において、ゲート電極材料を
多結晶シリコンとしたがこれに限定せず、例えば、モリ
ブデン、タングステン、白金、チタン等の高融点金属膜
、あるいはモリブデンシリサイド、白金シリナイド、ニ
ッケルシリサイド、チタンシリサイド等の金属シリサイ
ド族や、あるいは、非晶質シリコン躾等でも良い。
多結晶シリコンとしたがこれに限定せず、例えば、モリ
ブデン、タングステン、白金、チタン等の高融点金属膜
、あるいはモリブデンシリサイド、白金シリナイド、ニ
ッケルシリサイド、チタンシリサイド等の金属シリサイ
ド族や、あるいは、非晶質シリコン躾等でも良い。
又、Ｐ型とｎ型を逆に用いても良い。
さらに、ゲート多結晶シリコンをバイポーラ型トランジ
スタのエミッタとし、セルをベース、あるいはこの逆で
も良い。
スタのエミッタとし、セルをベース、あるいはこの逆で
も良い。
第１図（ａ＞、（ｂ）は、本発明装置の一実施例を示す
平面図及びそのＡ−／Ｍ翰断面図、第２図（ａ）、（ｂ
）は従来装置の平面図及びそのＡ−Ａ−線所面図、第３
図（ａ ）乃至＜ｆ＞は従来装置の製造方法を工程順に
示す工程断面図である。 １・・・ｎ←型半導体基板（ドレイン）２・・・ｎ型半
導体層（ドレイン） ３・・・Ｐ＋型半導体層 ４・・・Ｐ型半導体層 ５ａ、５ｂ、５ｃ、５ｄ−・・絶縁膜 ６・・・多結晶シリコン（ゲート電極１！ ）７・・・
フォトレジスト、 ８・・・ｎ型半導体層（ソース） ９・・・ＡＩ’Ｒ極材料 １０ａ、１０ｂ・・・電極取り出し開口部、ニく 第３図 （ｆ） 手続補正書 昭和６０年９月２０日
平面図及びそのＡ−／Ｍ翰断面図、第２図（ａ）、（ｂ
）は従来装置の平面図及びそのＡ−Ａ−線所面図、第３
図（ａ ）乃至＜ｆ＞は従来装置の製造方法を工程順に
示す工程断面図である。 １・・・ｎ←型半導体基板（ドレイン）２・・・ｎ型半
導体層（ドレイン） ３・・・Ｐ＋型半導体層 ４・・・Ｐ型半導体層 ５ａ、５ｂ、５ｃ、５ｄ−・・絶縁膜 ６・・・多結晶シリコン（ゲート電極１！ ）７・・・
フォトレジスト、 ８・・・ｎ型半導体層（ソース） ９・・・ＡＩ’Ｒ極材料 １０ａ、１０ｂ・・・電極取り出し開口部、ニく 第３図 （ｆ） 手続補正書 昭和６０年９月２０日
Claims (2)
- （１）第１導電型の第１半導体層の主面に、第１絶縁膜
を介して半導体膜又は導電体膜パターンを有し、第１半
導体層中であって前記第１絶縁膜を介して半導体膜又は
導電体膜パターンの一部が重なる位置に前記第１半導体
層とは逆導電型の第２半導体層を有し、前記第１絶縁膜
を介して該第２半導体層の表面から前記半導体膜又は導
電体膜パターンの一部が重なる位置と重ならない位置と
に第１導電型の第３半導体層を有し、前記半導体膜又は
導電体膜パターンを被覆するように第２絶縁膜を有し、
該第２絶縁膜による開口部を有し、該開口部を含み前記
第２絶縁膜上に金属電極膜を有している半導体装置にお
いて、前記導電体膜パターンでかこまれ、前記第１半導
体層の主面から有する第３半導体層の平面形状は２の整
数倍の多角形状パターン部を少なくとも２個以上有し、
該多角形状パターン部が相互に連結用パターン部で結ば
れており、各多角形状パターンの少なくともいずれか１
個内の電極取り出し開口部には第３半導体層が露出し、
他のパターン内の電極取り出し開口部には第２半導体層
と第３半導体層が露出し、前記各露出半導体層はパター
ンを含む位置に設けられた金属電極膜を介して電気的に
接続されていることを特徴とする半導体装置。 - （２）第１導電型をｎ型とし、第２導電型をＰ型とし、
第１絶縁膜をゲート絶縁膜とし、第１半導体層をドレイ
ンとし、半導体層又は導電体膜をゲート電極材料膜とし
、第２及び第３の半導体層の開口領域上を含み第２絶縁
膜上に有する電極膜をソース電極としてＭＩＳ型半導体
装置を構成した特許請求の範囲第１項記載の半導体装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047742A JPS61207072A (ja) | 1985-03-11 | 1985-03-11 | 半導体装置 |
| US07/251,006 US4833513A (en) | 1985-01-20 | 1988-09-27 | MOS FET semiconductor device having a cell pattern arrangement for optimizing channel width |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047742A JPS61207072A (ja) | 1985-03-11 | 1985-03-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61207072A true JPS61207072A (ja) | 1986-09-13 |
| JPH0584069B2 JPH0584069B2 (ja) | 1993-11-30 |
Family
ID=12783804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047742A Granted JPS61207072A (ja) | 1985-01-20 | 1985-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207072A (ja) |
-
1985
- 1985-03-11 JP JP60047742A patent/JPS61207072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584069B2 (ja) | 1993-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |