JPS61203734A - 時分割多重アクセス受信器の自動利得制御方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、衛星伝送信号又はマイクロ波束信号のような
信号を受信するべく構成された受信器の自動利得制御即
ちＡＧＣ方法及び装置に係り、前記信号は、時分割多重
アクセス（ＴＤＭＡ）を使用して前記受信器に伝送され
る。

発明の背景 添付の第１図は、ＴＤＭＡ方式で作動する衛星による電
話回線又はデータの伝送を示す線図である。

同図に示すように、第１の送信ステーションｌは、時刻
ｔと（ｔ＋ｔｏ）との間で衛星により受信される第１の
データパケットＡを通信衛星２に送信し、第２の送信ス
テーション３は、時刻（ｔ　＋　ｔｏ＋ε）と（ｔ　＋
　ｔｏ＋ε＋１＋）との間で衛星により受信される第２
のデータパケットＢを送信する。尚、ここでεは、極限
がゼロであり得る非常に短い時間隔てあ、る。データパ
ケットＡ及びＢは衛星２を通過し、図面に略示するよう
に前記衛星から受信ステーション４に向かって順次再送
される。従って、受信器４は先ずパケットＡを受信し、
続いて介在する保護時間ε後にパケットＢを受信する。

このように衛星２を通るデータパケットＡ及びＢは、異
なる方向から送出されるので、同一経路をたどらない。

これらのパケットは異なるフェーディングを受け得る。

例えば雨天区域５の存在により送信ステーション３の上
空の天候が悪条件である場合、衛星２に到着するパケッ
トＡ及びＢは同一振幅であり得ない。従っｔ、受信ステ
ーション４は広いレベル範囲の信号を復調しなければな
らない。

因みに、ＩＮＴＥＲ３ＡＴ及びＥＵ置ＳＡＴ衛星通信ネ
ットワークは、各パケットのレベルが公称受信レベルに
対して＋２ｄＢ〜−１０ｄＢの範囲にある場合、５ｄＢ
程度までのレベル差を有する連続パケットを許容するよ
うに設計されている。

従って、受信ステーション４が高過ぎるか又は低過ぎる
かどちらかのレベルの信号Ａ又はＢを受信することが起
こり得、その結果、各信号の受信の誤り率が増加し、従
って伝送が悪化する。後述するように、従来のトラヒッ
ク受信器で使用されているような従来の自動利得制御（
ＡＧＣ）回路を受信器４に備えることは先験的に不可能
であるため、現状で存在している唯一の解決方法は、実
験によりレベル差を修正するものである。従って一般に
は、受信ステーション４に配置されたオペレータが供給
ヂャネルを利用して、送信されろ信号の受信品質が不良
であることを送信ステーション１及び／又は３に警告し
、信号送信レベルを一時的に増加又は低下するように当
該ステーションに要請する。

このような実験的方法は、応答時間が必然的にかなり長
く又人為的な誤操作を伴うので、受信品質の点から当然
満足できず、従って受信器４にＡＧＣ回路を備えること
が望ましい。

残念ながら、上述のように従来のＡＧＣはこのような受
信器に使用することができない。従来のＡＧＣ回路は、
応答時間が比較的長く、受信される信号パワーの平均に
対応するパワーを有する信号に対して作用する。従って
、振幅が小さいか周期が短いか或いは両方の理由により
平均よりも低いパワーに対応する信号パケットＡ又はＢ
は、よりパワーの大きいパケットＡ又はＢの関数として
作用する八ＧＣに殆ど又は何も影響を及ぼさず、従って
、パケットの復調は全体として不良な条件で続けられる
。

当然のことながら、このような高速修正を実施し得たと
してもこのような修正は信号自体の振幅を等価化させ得
、伝送を悪化させるので、高速ＡＧＣの使用は先験的に
不可能である。しかも出願人の知る限りでは、特に前記
理由によりこのような高速ＡＧＣは現状では市販されて
いない。

又、ＴＤＭＡ方式では、各送受信データパケット（第１
図のＡ又はＢ）は、捕捉シーケンス即ちプリアンブルと
、ａ効信号を構成する一般に数値形データとから連続的
に構成されている。例えばＩＮ置ｓＡＴ及びＥＵ置ＳＡ
Ｔシステムでは、データパケットＡ又はＢは、第２図に
示すように３部分から成るプリアンブル６とデータ部分
１ｏとがら連続的に構成されている。プリアンブル６は
、 ・　例えば中間周波数帯が１４０〜１］］Ｚの搬送波周
波数に等しい周波数を有する非変調波により構成されて
おり、例えば約１マイクロ秒のがなり短い周期を有して
おり、受信器の復Ｒ器で搬送周波数を回復させるための
第１の部分７と、 ・　復調器によりクロック周波数を回復させるべく位相
変換を含んでおり、以下に詳述するようにクロック周期
の２倍の周期の正弦波により実質的に完全に変調される
搬送波から成る第２の部分８と、 ・　数値コード化され、例えばレベル００　（例えば４
状態位相変調を使用する場合）に対応する搬送波の位相
状態から曖昧さを除去するべく、換言するなら受信の絶
対位相基準を提供するべく機能する認識語即ち「単一語
」により構成された最後の部分９とから構成されている
。

データ部分１０は、一般にプリアンブル６全体よりも著
しく長く、例えば３マイクロ秒の周期を有し得、該部分
はパケットのデータ内容全体を含んでおり、一連の伝送
記号から構成されている。

本発明の好適具体例は、時分割多重アクセス受信器で自
動利得制御を実施するための方法及び回路を提供するも
のである。

発明の要約 本発明は、信号搬送波の周波数を受信器に回復させるた
めの少なくとも第１の部分がら開始されるプリアンブル
とデータン−ケンスとを各パケット毎に連続的に含むデ
ータパケットを１個以上の送信ステーションから連続的
に受信する時分割多重アクセス（ＴＤＭＡ）受信器で自
動利得制御（ＡＧＣ）を実施する方法を提供するもので
あり、該方法は、前記プリアンブルの前記第１の部分の
少なくとも一部に自動利得制御を実施し、前記自動利得
制御の実施中にＡＧＣ電圧の振幅を記憶させ、次に少な
くとも前記パケットの残りの間、前記記憶されたＡＧＣ
電圧を受信信号に作用させながら前記自動利得制御を停
止させることから成り、肋記自動ｆｌ得制御は、前記プ
リアンブルの前記第！の部分の前記一部に対する自動利
得制御の作用時間よりも著しく短い反応時間を有してい
る。

以下、添付図面を参考に、ＩＮ置ｓＡＴ又ハＥＵ置装ｓ
ＡＴ型の衛星通信ネットワークに適用される本発明の一
具体例について例示的に説明する。

詳細な田 先ず第１図〜第３図について説明すると、夫々送信？＋
３１及び３からのデータパケットＡ及びＢは、衛星２を
通過後、受信器４によりマイクロ波周波数で連続的に受
信される。６バケソト、１又はＢは、上述のようにブリ
アップル６とそれに続くデータン−ケンスＩＯとから構
成されている。プリアンブル６は、例えば中間周波数（
１Ｆ）で約３μｓの総周期を存しており、非変調搬送周
波数波（例えば中間周波数１４０Ｍｌ１ｚ）から成る例
えば周期１μｓの第１の部分７と、例えば２μｓの周期
を有しており、πの位…変換を含む第２の部分８と、２
進コード化され、例えば０．５μｓの周期を有する面記
薯単−語」により構成された第３即ち認識部分とから構
成されている。

伝送すべき情報を含んでいるデータソーケンスＩＯの周
期は、プリアンブル６よりら長く、例えばＩＦで１００
μｓである。

連続パケットは、第３図に示すようにＡ、ＢＩＡ、、、
。

等、順次受信器４に到着し、パケット間のギャップはこ
の場合ゼロと見做される。送信器Ｂからのパケット、例
えばパケットＢ、の振幅は、例えば雨天区域５の通過時
に減衰されたために低レベルであり、従って受信器４の
パケット再生に伴う誤り率は高く、ステーション３から
の通信は悪化する。

本発明は、例えば数百ナノ秒の応答即ち反応時間を存し
ており、且つ非変調搬送周波数波の送信周期に対応する
プリアンブル６の第１の部分７の間のみに使用されるよ
うな高速Ａ　Ｇ　Ｃを受信器４のＩＦ段階に備えろこと
により、前記欠点を解消するものである。この期間、Ａ
ＧＣの制御電圧はコンデンサに記憶される。高速１〜Ｇ
Ｃは実質的にプリアンブル６の第１の部分７の終端から
遮断されるが、前記コンデンサに記憶されたほぼ一定の
制御電圧により作用し続ける。Ｂ１のような低レベルパ
ケットの振幅は、こうしてデータ１０又は認識語９のい
ずれも変形することなく増加され得る。

第４図は、第１図の受信器４のＩＦ段階に配置された本
発明のへ〇Ｃ回路のブロック図である。

第４図中、参照番号３Ｉは、受信器４の第１の部分で受
信マイクロ波伝送周波数（例えば４ＧＨｚ）を中間周波
数（例えば１４０Ｍｌ１ｚ）に変換後、第３図のパケッ
トＡ、、Ｂ、、Ａ、、、、のような非調整パケットが受
信されるｉｑ記中間周波数の人力線を示している。参照
番号３２は、この型の受信器で一般的な群伝搬遅延修正
を含んでおり、有効周波数帯域外の周波数に作用しない
ように構成された帯域フィルタを示しており、本例の帯
域フィルタ３２は１４０ＭＩＩｚを中心とし、３ｄＢ点
は中心周波数から±４０ＭＨｚに位置する。

従来通りに、帯域フィルタ３２からの信号は、フィルタ
３２の応答曲線の利得及び一様性を調整するために使用
される可変利得増幅器３３に加えられる。

本発明によると、増幅器３３の出力は、プリアンブルの
周期よりも短い例えば約１ナノ秒の応答時間を有する電
圧制御ＩＦ減衰器３４に接続されている。

該減衰器は、後述する第６図に示すように、カスケード
状に接続されており且つ選択ダイオード３５を介して本
発明のＡＧＣからの出力電圧により並列に制御される超
高速ダイオード、例えばショットキーダイオードを含む
２個の環状混合器４ｏ及び４１から構成されている ＩＰ減衰器３４の出力信号は、本発明のＡＧＣの応答時
間が極めて短いために例えば数メガヘルツの周波数で生
じ得るラッチングを回避するための高帯域フィルタ３７
を通過する。次に信号は、減Ｒ器３４の名目損失を相殺
するための従来型増幅器３８を通り、最後に本発明の回
路の制御ＩＦ比出力構成する第１の出力３１０を有する
３ｄＢのハイブリッドカップラ３９を通過する。

カップラ３９の第２の出力３１１は、本発明のＡＧＣル
ープの開始部を構成しており、図のように分離増幅器１
１に接続されている。

増幅器１１の出力は第１の帰還ループ３１２に接続され
ており、該ループは、約１ナノ秒の非常に速い応答時間
を有する振幅検波器１２、例えばショットキーダイオー
ド検波器と、次に同様に非常に短い応答時間を有してお
り、従来のＡＧＣ基準電圧Ｖ。

を受け取る他の入力を有する差動増幅器１３と、次に数
十ナノ秒程度の応答時間を有する例えば従来型ＣＭＯＳ
アナログゲートから構成され得、後述する第２の帰還ル
ープから送出される電圧Ｖにより１５から制御されろ高
速サンプリング回路１４とを順次含んでいる。

サンプリング回路１４の出力とアースとの間には、例え
ば００２２μＦの値のコンデンサ１６が分岐されている
。該コンデンサはＡＧＣ制御ループの低帯域フィルタと
して機能すると共にサンプリング回路１４の出ツノ電圧
Ｖを記憶する機能を持つ。電圧Ｖは更に利得Ｇを有する
演算増幅器Ｉ７の正入力に印加され、従って振幅の出力
電圧ＧＶか供給される。従来通りに、増幅５１７の出力
とその負入力端子との間には負帰還抵抗Ｒ５が接続され
ており、負入力端子とアースとの間には利得限定抵抗Ｒ
２が接続されており、前記抵抗Ｒ，及びＲ２の値は従来
通り数キロオームである。

演算増幅器１７の出力３６は、既述したように選択ダイ
オード３５を介して高速減衰器３４の制御電圧として加
えられる。

分離増幅器１１の出力は又、第１の帰還ループ３１１）
に配置されたサンプリング回路１４を制御するための第
２の帰還ループ３１３に加えられろ。

第２のループ３１３は、並列に接続された第１及び第２
の経路３１４及び３１５を含んでいる。第１の経路３１
４は、サンプリング回路１４の制御端子１５に接続され
た出力を有する０］（ゲート２５の第１の入力端子に分
離増幅器１１の出力を接続しており、第２の経路３１５
は、ＯＲゲート２５の第２の入力端子に分離増幅ｉｌｌ
の出力を接続している。

ループ３１３の第１の経路３１４は、本例では１４０Ｍ
Ｈｚの搬送周波数を中心とする例えば３ｄＢでＩ　Ｍ　
Ｉｔ　ｚの非常に狭い帯域幅を有する帯域フィルタ１８
と、高速閾値整流器１９とを連続的に含んでいる。

ループ３１３の第２の経路３１５は、例えば検波器Ｉ２
と同様の高速整流器２５と、次にコンデンサ２１を充電
するためのダイオード２２とを連続的に含んでおり、該
コンデンサは、ダイオード２２の出力とアースとの間に
接続されており、例えば約ＩＯμＦの容量を有している
。コンデンサ２１を非常に緩慢に放電させるために、例
えば約ＩＭΩの高い抵抗２３がコンデンサ２１と並列に
分岐されている。コンデンサ２１の端子に現れる電圧は
、基準電圧ｖ２を受け取るべく接続された正人力を有す
るアナログ比較器２４の負入力端子に印加される。比較
器２４の出力は図例のようにＯＲゲート２５の２個の入
力端子のうち下側入力端子に接続されている。

次に第５Ａ図〜第５Ｄ図に関して第４図の回路の動作を
説明する。

先ず不可欠な始動ンーケンスについて説明する。

先験的に、３１に入力信号が存在せず且つアナログゲー
ト１４が開位置にあるなら、コンデンサ１６の電圧Ｖは
ゼロであり、従って出力３６は接地され、減Ｒ機３４は
遮断されるので、３Ｉから信号は何ら通過し得す、回路
は始動不可能である。ループ３１３の経路３１５はこの
状況を避けろように構成されており、従って本発明のＡ
ＧＣ回路の始動手段を構成している。

コンデンサ２１に電圧が存在していないと、比較器２４
の負人力の電圧はゼロであり、従って、基準電圧■２の
みが（正入力端子から）比較器に印加され、比較器２４
の出力は、入力に印加される入力端子ｖ２及びゼロによ
り高レベルになる。従って、ＯＲゲート２５の出力には
制御電圧Ｖか存在しており、その結果、アナログゲート
１４は閉止し、従って、ＡＧＣ基孕電圧ｖＩはコンデン
サ１６に所定の電圧Ｖｄを維持し、演算増幅器１７は出
力３６を介して所定の制御電圧率ＧＶｄを減衰器３４に
印加する。この制御電圧は始動制御電圧と称される。こ
うして回路は始動可能になり、出力線３１０及び３４１
上には、第５Ａ図のようなパケット（第２図に対応）が
回復される。

本発明によると、第５Ａ図のようなパケットは第４図の
回路により次のように振幅調整される。

増幅器３８の出力の有効信号は、カップラ３９及び増幅
器１１を通って高速検波器１２に加えられ、面記検波器
は、第５Ｄ図の波形図に示すような矩形信号を出力から
供給する。該矩形信号はパケットのエンベロープを表し
ており、従って該パケットと同一周期を有しており、検
波器１２により導入される小さい遅れｒを伴う。この矩
形信号は従来のＡＧＣの場合と同様にＡＧＣ差動増幅器
１３に加えられ、従って該増幅器は出力ＡＧＣ制御電圧
を供給し、該制御電圧は、パケットの周期の間、サンプ
リング回路Ｉ４を含まない従来装置を通って減衰器３４
に加えられる。本発明によると、増幅器Ｉ３の差分出力
電圧は、純粋搬送波（約τの絶対遅れを無視する）の伝
送に対応するパケットのプリアンブル６の第１の部分７
の周期の間だけ直接印加される。

このために増幅器１１の出力の有効信号は、搬送周波数
を中心とする狭帯域フィルタ１８を通り、従って１ｉｉ
ｒ記フイルタの出力電圧はプリアンブル６の前記第１の
部分７の周期の間、第５Ｂ図のような波形であり、パケ
ットの残りの間は実質的にゼロである。検波器１９はこ
の信号を第５Ｃ図の矩形パルスに変換する。このパルス
の周期はｉｎ記第１の搬送波周波数部分７よりらやや短
く、狭帯域フィルタ１８の通過時間により面記部分より
もやや遅れる（τ）。

更に、本発明のＡＧＣの作動中、及びコンデンサ１６に
電圧か記憶されている間は、始動経路３１５を禁出する
こと、即ち比較器２４の出力を低レベルにすることとが
当然必要である。このために、増幅器ＩＩの出力の有効
信号は、該信号を第５Ｄ図のような矩形信号に変換し且
つパケットエンベロープの周期中、充電ダイオード２２
を介してコンデンサ２１の充電に使用される検波器２Ｇ
により同様に検波され、従ってコンデンサの電圧はＶｔ
（電圧Ｖ、はこの場合のために選択された値である）よ
りも大きくなり、比較器２４の出力は、第５Ｄ図のパル
スの全周期の間、及び閾値Ｖ、よりも大きい閾値にコン
デンサ２１を充電し続けるのに十分パケットが存在して
いる場合にはパケット間で、低レベルに維持される。

従って、整流器１９からの短パルス（第５ｃ図）は、Ｏ
Ｒゲート２５を通過後、サンプリング回路１４の制御端
子１５に単独で印加される。このパルスの短い周期の間
、ｉη記サンプリング回路を構成しているアナログゲー
トは閉じられる。上述のように、この期間中、ＡＧＣ電
圧は一般に差動増幅器１３の出力に存在しており、従っ
て回路は、従来型で且つ非常に迅速に作用する八ＧＣと
して機能し、減衰器３４により信号を調節する。この動
作の継続時間は第５ｃ図のパルスの全周期に相当し、即
ちプリアンブル６の第１の部分７の全周期（約τの遅れ
を無視する）に相当する。

尚、この期間中、コンデンサ１６は差動増幅器１３の出
力からピーク電圧Ｖに充電される。

検波器１９の出力から矩形パルス（第５Ｃ図）が消滅ず
ろと、ＯＲゲート２５のどちらの人力にも最早信号は印
加されず、１５における制御電圧Ｖはゼロとなり、アナ
ログゲート１４が即座に開き、従って、差動増幅５１３
の出力の正規ＡＧＣ制御電圧は最早印加されない。

他方、制御スイッチ１４が開くと、コンデンサ１６は、
演算増幅器［７の正入力端子の非常に高い入力インピー
ダンスを受ける。従ってこのコンデンサ１６は、スイッ
チ１４の開放以萌に該コンデンサが充電されていたＡＧ
Ｃ電圧Ｖに充電され続ける。この状態は、第５Ｃ図に示
すような型の次のパルス５Ｃまで、或いは該パルスが到
着しない場合には次の始動用まで継続される。この電圧
Ｖは差動増幅器１７の出力で電圧ＧＶとなり、パケット
の残りが通過するのに必要な時間の間、減衰器３４を制
御するべくダイオード３５を介して無修正で印加され続
け、実際にこの制御電圧はカレントパケットと次のパケ
ットとの間、印加され続け、その結果、第５ｃ図のパル
スの周期の間、設定された条件に対して無変更の＋ｌＪ
得条件を維持する。換言するなら、利得条件は、プリア
ンブルの第１の部分７（約τの遅れを無視する）が受信
されている間維持される。

仮にパケットの時間尺度で非常に長い時間（即ち数秒）
、パケットが受信されないなら、第５Ｄ図の信号は最早
コンデンサ２１に均等に加えられず、該コンデンサは抵
抗２３を介して放電し、やがて比較器２４の出力信号は
高レベルに戻り、連続的閉止信号が再びアナログゲート
１４の制御端子１５に加えられ、従って前記アナログゲ
ートが閉じる。検波器Ｉ２の出力の矩形信号は検波器２
０の出力に現れるパルスと厳密に同一であり且つ同期的
であり、これらのパルスの両方が消滅したので、ＡＧＣ
基準電圧Ｖ、は、次のパケットが到着するまで、ゲート
１４、増幅器１７及びダイオード３５を通って減衰器３
４の制御人力に再び印加される。抵抗２３を通るコンデ
ンサ２Ｊの放電時間定数は、定義によると少なくとも１
個のパケットを含むｌフレームよりも長くなるように選
択されるべきである。

第６図は、第４図の回路で使用される高速制御減衰器３
４の回路図である。同図から明らかなように（この種の
使用では新規な）該減衰器は、ショットキーダイオード
を有する２個の環状混合器４０及び４１（このような混
合器はそれ自体既知である）から構成されており、該混
合器は、直列に接続されており且つ選択ダイオード３５
を介して人力３６により並列に制御される。第４図の増
幅器３３の出力信号は、一般に従来型環状混合変調器で
局部発振器の波を受け取るべく機能する第１の環状混合
器４０の人力に４３から加えられ、出力信号４４は、２
個の混合器に３６から印加される電圧により減衰された
後、第２の環状混合器４１から取出される（４４）。こ
の出力信号は、第４図の高帯域フィルタ３７に加えられ
る。（振幅変調器として従来使用されているような）１
個以上の環状混合器を高速制御減衰器に使用することは
、出願人の知る限り、現状では新規である。このような
環状混合器の応答時間は約１ナノ秒であり、従って従来
のＡＧＣ回路で一般に使用されているようなＰＩＮ型ダ
イオードを使用する制御減衰器の応答時間、即ち約１マ
イクロ秒という応答時間に比較して著しく短い。

本発明の回路に単一の環状混合器、例えば４０を使用す
ることも可能である。もっとも、十分広い範囲で減衰を
可能にするためには、直列に接続され且つ並列に制御さ
れる２個の環状混合器４０．４１゜或いは３個以上の混
合器を使用することが好ましい。

当然のことながら本発明は以上の具体例、即ち各パケッ
ト（第２図）のプリアンブル６の初端部が搬送周波数の
純粋波７により構成されているようなＩＮＴＥＲ３ＡＴ
及びＥＵ置ＳＡＴネットワークで使用される型のＴＤＭ
Ａ伝送に特に好適な具体例に限定されない。本発明は、
プリアンブル６の切端部が（それ以外の機能を実行する
か如何に拘わらず）純粋搬送波を回復させるために使用
され得る第８図のような任意のシステムに適用可能であ
る。

第８図は、各パケットのプリアンブル６が単にπ位相変
換を含む第１の部分８とそれに続く単−語即ち認識語９
とにより構成されている別のＴＤＭＡ伝送ンステムのパ
ケットの線図である。

Ｕπ位相変換」は、以下に述べるように、純粋搬送波を
回復すると共にクロックを回復するために使用され得る
。

第７Ａ図及び第７Ｂ図の波形図は、この現象及び「π位
相変換１部分８の形成方法を説明するために使用される
。

先ず第７Ａ図について説明すると、純粋搬送波５０上に
５１におけるように記号率πラジアン位相変換を導入す
ることにより先ず最初にπ位相変換波を形成する。実際
にスペクトルは帯域ｐ波により必熟的に切断されるので
、得られる電圧は曲線５２の曲線状であり、即ち最終的
に第７Ｂ図で示されるように、クロック周期Ｈの２倍の
周期、即ちクロック周波数ｆＨの「分の１の周波数を有
する別の正弦波５３により完全に変調された搬送周波数
波５２の形状をとる。周波数スペクトルでは、第７Ｂ図
のπ位相変換信号のスペクトルは、搬送周波数の両側に
該搬送周波数からクロック周波数の±２分の１に対応す
る距離を隔てて配置された２本のスペクトル線のみによ
り構成されている。従って、第４図の回路の場合のよう
に純粋周波数を戸波する代わりに、前記スペクトル線の
一方又は両方をｐ波することにより、本発明に従ってこ
の種のパケットでＡＧＣを実施することができる。この
場合、第９図に関して以下に詳述するように、第４図の
回路の第２のループ３１３のみをやや変形する必要があ
る。

第９図は、第４図の回路に含まれる第２のループ３１３
の変形例を示している。ここでは３略語合を形成するた
めに付加３路カツプラ６０を配置したが、ＯＲゲート２
５の下側入力に至る下側経路３１５については上述の構
成と同様である。

一方、上側経路３１４は変更しである。該経路は、第４
図のフィルタＩ８と同一のフィルタ特性を有しており且
つ下側周波数線（ｆ−（ｆ、、／２乃に整合すべく調整
された中心周波数（ｒは例えば１４０ＭＩＩｚの搬送周
波数である）を有する第１の狭帯域フィルタ１８０と、
同一型で且つ上側周波数線（ｒ＋　（ｒ、、／２））に
整合すべく調整された中心周波数を有する第２の狭帯域
フィルタ１８１とを含んでおり、前記２個のフィルタの
各々はカップラ６０の出力から入力信号を受け取る。狭
帯域フィルタ１８０及び１８１に続いて夫々第４図の検
波器１９と同様の閾値検波器１９０及び１９１が配置さ
れており、従って同期的な狭帯域出力パルスは、ＯＲゲ
ート２５の上側入力端子に加えられる出力を有する２人
カアナログ加算器６１の各入力に加えられる。

このような回路の動作は第４図の回路と同様であり、こ
の場合高速ＡＧＣは本質的に、第８図のパケットのプリ
アンブル６の第１の部分８（先に定義した遅れτを無視
する）の間作用し、残りの時間、即ちこのパケットの残
りの時間及びこのパケットと次のパケットとの間は、始
動時間を除いて記憶され続ける。

【図面の簡単な説明】

第１図はＴＤＭＡ構成の概略説明図、第２図はＹ軸方向
に振幅、Ｘ軸方向に時間をとったＩ　ＮＴＥＲＳＡＴ又
はＥＵ置ＳＡＴネットワークのデータパケットの概略説
明図、第３図は本発明の受信器により連続的に受信され
るデータパケットを示す第２図と同様の概略説明図、第
４図は本発明のＡＧＣ回路の全体ブロック図、第５Ａ図
から第５Ｄ図はパケットの受信中に第４図の回路に生じ
る４種類の異なる信号の波形図、第６図は第４図の回路
で使用される可変減衰器の回路図、第７Ａ図及び第７Ｂ
図は本発明のＴＤＭＡ構成で使用される「π位相変換」
波の形成方法を示す波形図、第８図はプリアンブルの第
１の部分がπ位相変換波により構成されているＩＮＴＥ
Ｒ３ＡＴ又はＥＵ置ＳＡＴネットワーク以外のネットワ
ークで使用されるデータパケットの概略説明図、及び第
９図は本発明に従って第８図の型のデータパケットで使
用するのに好適な第４図の回路の変形例を示すブロック
図である。 １．３・・・・・・送信ステーション、４・・・・・・
受信器、６・・・・・・プリアンブル、７・・・・・・
第１の部分、１０・・・・・・データシーケンス、１２
．２０・・・・・・高速検波器、１３・・・・・・比較
器、１４・・・・・・サンプリング回路、１５・・・・
・・制御端子、１６．１７・・・・・・電圧記憶手段、
１８・・・・・・狭帯域フィルタ、２５・・・・・・Ｏ
Ｒゲート、３４・・・・・・高速減衰器、４０．４１・
・・・・・環状混合器、３１２・・・・・・第１の帰還
ループ、３１３・・・・・・第２の帰還ループ、３１４
・・・・・・第１の経路、３１５・・・・・・第２の経
路。 ＦＩＧ、Ｉ ＦＩＧ、２ ＦＩＧ、３ Ａ２’Ｂ１’Ａ１−二 ＦＩＧ、６

Claims (6)

【特許請求の範囲】
1. （１）信号搬送波の周波数を受信器に回復させるための
   少なくとも第１の部分から開始されるプリアンブルとこ
   れに続くデータシーケンスとを各パケット毎に連続的に
   含むデータパケットを１個以上の送信ステーションから
   連続的に受信する時分割多重アクセス（ＴＤＭＡ）受信
   器に自動利得制御を実施する方法であって、該方法は、
   前記プリアンブルの前記第１の部分の少なくとも一部に
   自動利得制御を実施し、前記自動利得制御の実施中にＡ
   ＧＣ電圧の振幅を記憶させ、次に少なくとも前記パケッ
   トの残りの間、前記記憶されたＡＧＣ電圧を受信信号に
   作用させながら前記自動利得制御を停止させることから
   成り、前記自動利得制御が、前記プリアンブルの前記第
   １の部分の前記一部に対する自動利得制御の作用時間よ
   りも著しく短い反応時間を有している方法。
2. （２）周期が数マイクロ秒のプリアンブルを有するデー
   タパケットに対して数百ナノ秒の反応時間を有する自動
   利得制御を使用する特許請求の範囲第１項に記載の方法
   。
3. （３）特許請求の範囲第１項に記載の方法を実施するＴ
   ＤＭＡ受信器用自動利得制御回路であって、前記プリア
   ンブルの周期に比較して著しく短い応答時間を有する制
   御減衰器を備える有効信号の直接伝送経路と、 高速検波器と、基準ＡＧＣ電圧を受け取る比較器と、高
   速制御サンプリング回路と、前記制御サンプリング回路
   の出力信号の記憶手段とを連続的に備えており、前記減
   衰器を制御するための第１の帰還ループと、 前記プリアンブルの前記第１の部分により搬送される純
   粋周波数を中心とする少なくとも１個の狭帯域フィルタ
   を含む第１の経路と、高速検波器及び付加的に基準電圧
   を受け取る比較器を連続的に含む第２の経路とを並列に
   備えており、前記制御サンプリング回路を制御するため
   の第２の帰還ループとから構成されており、 前記２個の経路の各々が、前記高速サンプリング回路の
   制御入力に接続される出力を有するＯＲゲートの各入力
   端子に接続されている回路。
4. （４）前記高速減衰器及び前記高速検波器の応答時間が
   、約１ナノ秒である特許請求の範囲第３項に記載のＡＧ
   Ｃ回路。
5. （５）前記高速減衰器が、環状混合器から構成されてい
   る特許請求の範囲第３項又は第４項に記載のＡＧＣ回路
   。
6. （６）前記高速減衰器が、直列に接続され且つ並列に制
   御される複数の環状混合器から構成されていることを特
   徴とする特許請求の範囲第３項又は第４項に記載のＡＧ
   Ｃ回路。