JPS61202239A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61202239A JPS61202239A JP60044101A JP4410185A JPS61202239A JP S61202239 A JPS61202239 A JP S61202239A JP 60044101 A JP60044101 A JP 60044101A JP 4410185 A JP4410185 A JP 4410185A JP S61202239 A JPS61202239 A JP S61202239A
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- JP
- Japan
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- fetch
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- data
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムの実行により所定のデータの処理を
行う情報処理装置に係り、特に、Ｅ’ｉ定された所定の
操作手順に合致さることにより該プログラムの実行が停
止させるように形成された情報処理装置に関する。
行う情報処理装置に係り、特に、Ｅ’ｉ定された所定の
操作手順に合致さることにより該プログラムの実行が停
止させるように形成された情報処理装置に関する。
一般的に、情報処理装置はデータが入出力される入出力
部とプログラムの実行により該データを処理するＣＰＵ
とによって構成されている。
部とプログラムの実行により該データを処理するＣＰＵ
とによって構成されている。
このような情報処理装置ではプログラムの実行によりラ
ンニングテストを行う場合はチェ・ツクなどにより所定
の箇所で処理を中断させたいことが度々生じる。このよ
うな場合は情報処理装置にフェッチストップすべき箇所
を指定し、プログラムの所定箇所が実行された時に停止
されるように構成されている。
ンニングテストを行う場合はチェ・ツクなどにより所定
の箇所で処理を中断させたいことが度々生じる。このよ
うな場合は情報処理装置にフェッチストップすべき箇所
を指定し、プログラムの所定箇所が実行された時に停止
されるように構成されている。
しかし、プログラムが複数の実行形態から成る複雑な構
成の場合は、所定箇所に達することによってその都度停
止することよりも、それぞれの実行が組み合わされた所
定の径路を経て所定の箇所に達した場合のみ停止させた
いことが必要となる。
成の場合は、所定箇所に達することによってその都度停
止することよりも、それぞれの実行が組み合わされた所
定の径路を経て所定の箇所に達した場合のみ停止させた
いことが必要となる。
したがって、プログラムの実行径路が停止条件に加味さ
れたフェッチストップが行われることが望まれている。
れたフェッチストップが行われることが望まれている。
従来は第３図の回路構成図に示すように構成されていた
。
。
ＣＰＵＩは主記憶部１０に格納されたプログラム３の起
動によって入出力部２から入力されたデータの処理を行
うように構成され、フェッチストップを要する場合は比
較部４によってアドレス設定部５に設定されたフェッチ
ストップすべきアドレス情報が命令アドレスカウンタ部
６によるカウントされたアドレス情報に比較され、フェ
ッチストップすべきアドレス情報とカウントされたアド
レス情報とが合致することにより中断が指令されプログ
ラム３の実行が中断されるように形成されている。
動によって入出力部２から入力されたデータの処理を行
うように構成され、フェッチストップを要する場合は比
較部４によってアドレス設定部５に設定されたフェッチ
ストップすべきアドレス情報が命令アドレスカウンタ部
６によるカウントされたアドレス情報に比較され、フェ
ッチストップすべきアドレス情報とカウントされたアド
レス情報とが合致することにより中断が指令されプログ
ラム３の実行が中断されるように形成されている。
したがって、アドレス設定部５にフェッチストップすべ
き所定のアドレス情報を設定することにより、プログラ
ム３の処理１，２〜Ｎの実行に際して所定のアドレスに
達した時、中断指令Ｓによりプログラム３によるデータ
処理が°中断される。
き所定のアドレス情報を設定することにより、プログラ
ム３の処理１，２〜Ｎの実行に際して所定のアドレスに
達した時、中断指令Ｓによりプログラム３によるデータ
処理が°中断される。
このような構成ではフェッチストップすべき所定のアド
レスをアドレス設定部５に設定するとプログラムの実行
に際してそのプログラムの動作した径路に関係なく、設
定された所定のアドレスに達することによってプログラ
ムの実行が中断される。
レスをアドレス設定部５に設定するとプログラムの実行
に際してそのプログラムの動作した径路に関係なく、設
定された所定のアドレスに達することによってプログラ
ムの実行が中断される。
ここでフェッチストップさせたい箇所が、処理１．処理
２〜処理ｎが共通に使用するルーチン内にあり、かつ、
処理１．処理２と実行され、次ぎに処理３から使用され
た時のみ、そのアドレスでフェッチストップさせたい場
合を考えると、このような構成では、プログラムの動作
径路に関係なく設定された所定のアドレスに達すること
によりフェッチストップされる。
２〜処理ｎが共通に使用するルーチン内にあり、かつ、
処理１．処理２と実行され、次ぎに処理３から使用され
た時のみ、そのアドレスでフェッチストップさせたい場
合を考えると、このような構成では、プログラムの動作
径路に関係なく設定された所定のアドレスに達すること
によりフェッチストップされる。
したがって、そのルーチンの使用頻度が高い場合は必要
以外のフェッチストップの回数が生じ、無駄な時間を費
やし、多くの処理時間を要する問題を有していた。
以外のフェッチストップの回数が生じ、無駄な時間を費
やし、多くの処理時間を要する問題を有していた。
前述の問題点は、設定された操作またはチェックすべき
アドレス情報と該アドレス情報に対する操作またはチェ
ックの指令情報とが格納されたフェッチアドレステーブ
ルと、命令アドレスカウンタ部のアドレス情報を該アド
レス情報に比較する比較部と、該比較部の合致による該
操作の指令情報により動作径路の経歴となる所定のビッ
トが記録されるフェッチストップ制御レジスタと、該合
致による該チェックの指令情報により該ビットを照合し
、一致した時、ＣＰＵに処理の中断を指令するフェッチ
ストップ制御部とが具備された本発明による情報処理装
置によって解決される。
アドレス情報と該アドレス情報に対する操作またはチェ
ックの指令情報とが格納されたフェッチアドレステーブ
ルと、命令アドレスカウンタ部のアドレス情報を該アド
レス情報に比較する比較部と、該比較部の合致による該
操作の指令情報により動作径路の経歴となる所定のビッ
トが記録されるフェッチストップ制御レジスタと、該合
致による該チェックの指令情報により該ビットを照合し
、一致した時、ＣＰＵに処理の中断を指令するフェッチ
ストップ制御部とが具備された本発明による情報処理装
置によって解決される。
即ち、フェッチアドレステーブルのアドレス情報と命令
アドレスカウンタ部のアドレス情報とを比較し、合致し
た場合はフェッチアドレステーブルの指令によりフェッ
チストップ制御部がフェッチストップ制御レジスタに動
作径路の経歴を記録し、または、その記録を照合し、停
止条件が成立した場合のみデータ処理の中断が行われる
ように形成したものである。
アドレスカウンタ部のアドレス情報とを比較し、合致し
た場合はフェッチアドレステーブルの指令によりフェッ
チストップ制御部がフェッチストップ制御レジスタに動
作径路の経歴を記録し、または、その記録を照合し、停
止条件が成立した場合のみデータ処理の中断が行われる
ように形成したものである。
これにより、従来のように所定のアドレスに達すること
により、その都度中断されることなく、必要な所定の動
作径路をたどって所定のアドレスに達した場合のみ中断
させることができる。
により、その都度中断されることなく、必要な所定の動
作径路をたどって所定のアドレスに達した場合のみ中断
させることができる。
したがって、プログラムの実行に無駄がなくなり処理時
間の短縮および操作の簡素化を図ることができる。
間の短縮および操作の簡素化を図ることができる。
以下本発明を第１図および第２図の一実施例により詳細
に説明する。第１図は回路構成図、第２図はフローチャ
ート図である。尚、全図を通じ、同一符号は同一対象物
を示す。
に説明する。第１図は回路構成図、第２図はフローチャ
ート図である。尚、全図を通じ、同一符号は同一対象物
を示す。
第１図に示すように、アドレス設定部５によって所定の
個数が登録されるフェッチアドレステーブル７のフェッ
チストップされた時に操作またはチェックすべきアドレ
ス情報７−１がプログラム３による命令アドレスカウン
タ部６のアドレス情報に比較部４によって比較され、比
較の結果合致されたアドレスが存在した場合はフェッチ
ストップ制御部８はフェッチアドレステーブル７の機能
情報７−２が操作指令の時はフェッチストップ制御レジ
スタ９のそれぞれのビット＃０．＃１．＃２、＃３をそ
のアドレスに対応したデータ７−３に従って操作され、
チェック指令の時は、フェッチストップ制御レジスタ９
に記録されたビット＃０、＃１．＃２．＃３を同じくデ
ータ部７−３と照合され、記録されたそれぞれのビット
＃０．＃１、＃２．＃３にチェック情報が一致された時
中断指令Ｓ゛が指令されるように構成されたものである
。
個数が登録されるフェッチアドレステーブル７のフェッ
チストップされた時に操作またはチェックすべきアドレ
ス情報７−１がプログラム３による命令アドレスカウン
タ部６のアドレス情報に比較部４によって比較され、比
較の結果合致されたアドレスが存在した場合はフェッチ
ストップ制御部８はフェッチアドレステーブル７の機能
情報７−２が操作指令の時はフェッチストップ制御レジ
スタ９のそれぞれのビット＃０．＃１．＃２、＃３をそ
のアドレスに対応したデータ７−３に従って操作され、
チェック指令の時は、フェッチストップ制御レジスタ９
に記録されたビット＃０、＃１．＃２．＃３を同じくデ
ータ部７−３と照合され、記録されたそれぞれのビット
＃０．＃１、＃２．＃３にチェック情報が一致された時
中断指令Ｓ゛が指令されるように構成されたものである
。
フェッチアドレステーブル７にはアドレス設定部５によ
ってフェッチストップされた時にフェッチアドレス制御
レジスタ９を操作またはチェックすべきアドレス情報７
−１とそのアドレス情報に対する操作またはチェックの
機能情報７−２と操作またはチェックのデータ７−３と
が登録され、フェッチストップ制御レジスタ９のそれぞ
れのピント＃Ｏ，＃１．＃２．＃３には実行されるプロ
グラム３の実行アドレスがアドレス情報７−１に合致さ
れることにより、フェッチアドレステーブル７の操作の
機能情報７−２によって「０」または「１」が記録ある
いはチェックされるように形成されている。
ってフェッチストップされた時にフェッチアドレス制御
レジスタ９を操作またはチェックすべきアドレス情報７
−１とそのアドレス情報に対する操作またはチェックの
機能情報７−２と操作またはチェックのデータ７−３と
が登録され、フェッチストップ制御レジスタ９のそれぞ
れのピント＃Ｏ，＃１．＃２．＃３には実行されるプロ
グラム３の実行アドレスがアドレス情報７−１に合致さ
れることにより、フェッチアドレステーブル７の操作の
機能情報７−２によって「０」または「１」が記録ある
いはチェックされるように形成されている。
この動作を第２図のフローチャート図によって説明する
。
。
例えば、処理１−処理２−処理３と実行され、処理３か
らサブルーチンαがコールされた時と、または処理１−
処理２−処理３−処理４と実行され、処理４からサブル
ーチンαがコールされた場合のみサブルーチンαにおけ
るアドレスＦ番地「××××」でフェッチストップさせ
たい場合は、先づ、処理１．２〜Ｎに対してそれぞれの
処理順序がフェッチストップ制御レジスタ９に措定され
る値となるようにアドレス情報７−１１機能情報７−２
．データ７−３のそれぞれを登録する。
らサブルーチンαがコールされた時と、または処理１−
処理２−処理３−処理４と実行され、処理４からサブル
ーチンαがコールされた場合のみサブルーチンαにおけ
るアドレスＦ番地「××××」でフェッチストップさせ
たい場合は、先づ、処理１．２〜Ｎに対してそれぞれの
処理順序がフェッチストップ制御レジスタ９に措定され
る値となるようにアドレス情報７−１１機能情報７−２
．データ７−３のそれぞれを登録する。
次ぎに、サブルーチンαにおけるフェッチストップさせ
たいアドレスＦ番地のチェックの指令情報７−１．７−
２．７−３を同様に登録する。
たいアドレスＦ番地のチェックの指令情報７−１．７−
２．７−３を同様に登録する。
この操作の機能情報７−２およびデータ７−３は第４図
の（ａ）の表に示すようにそれぞれのアドレスＡ、Ｂ、
Ｃ，Ｄ、Ｅでは操作が指令されそれぞれのデータがビッ
ト＃Ｏ，＃１．＃２．＃３に記録されように、データが
ｒＮｌｌｌＪになったときはチェックが指令されるよう
に登録される。
の（ａ）の表に示すようにそれぞれのアドレスＡ、Ｂ、
Ｃ，Ｄ、Ｅでは操作が指令されそれぞれのデータがビッ
ト＃Ｏ，＃１．＃２．＃３に記録されように、データが
ｒＮｌｌｌＪになったときはチェックが指令されるよう
に登録される。
この場合のｒＳＪは更新されない値である。
したがって、プログラム３がエントリされ、それぞれの
処理１，２〜Ｎが実行され、所定のジョブが終了するま
で、それぞれの処理１．２〜Ｎの実行順序によって第４
図の（ｂ）の表に示すビットの値が形成される。
処理１，２〜Ｎが実行され、所定のジョブが終了するま
で、それぞれの処理１．２〜Ｎの実行順序によって第４
図の（ｂ）の表に示すビットの値が形成される。
そこで、処理１のみの場合はｒｏｏｏｌＪとなり、また
、処理１→処理２の場合はｒｏｏｌｌＪなリアドレスＦ
におけるチェック指令での停止は行われないが、処理１
−処理２−処理３および処理ｌ→処理２→処理３−処理
４の場合のみ「０１１１」とｒｌ １１１Ｊとなりいづ
れの場合もチェック指令による停止が指令されフェッチ
ストップを行うことができる。
、処理１→処理２の場合はｒｏｏｌｌＪなリアドレスＦ
におけるチェック指令での停止は行われないが、処理１
−処理２−処理３および処理ｌ→処理２→処理３−処理
４の場合のみ「０１１１」とｒｌ １１１Ｊとなりいづ
れの場合もチェック指令による停止が指令されフェッチ
ストップを行うことができる。
このように構成することにより、フェッチストップすべ
きアドレス情報はプログラム３の処理１゜２〜Ｎのそれ
ぞれの実行手順を含めて設定することができる。
きアドレス情報はプログラム３の処理１゜２〜Ｎのそれ
ぞれの実行手順を含めて設定することができる。
また、必要に応じて、従来のように実行手順に関係な（
、フェッチストップさせることも可能である。
、フェッチストップさせることも可能である。
以上説明したように、本発明はフェッチアドレステーブ
ルとフェッチストップ制御レジスタとを設は所定の実行
径路によって実行された場合のみ所定のアドレスにより
フェッチストップさせるように形成したものである。
ルとフェッチストップ制御レジスタとを設は所定の実行
径路によって実行された場合のみ所定のアドレスにより
フェッチストップさせるように形成したものである。
これにより、従来のようにプログラムのランニングに際
して、必要以外にフェッチストップされることがなくな
り操作の簡素化および操作時間の短縮が図れ、実用的効
果は大である。
して、必要以外にフェッチストップされることがなくな
り操作の簡素化および操作時間の短縮が図れ、実用的効
果は大である。
第１図および第２図は本発明の一実施例を示し、第１図
は回路構成図、第２図はフローチャート図。 第３図は従来の回路構成図。 第４図の（ａ）（ｂ）は表を示す。 図において、 １はＣＰ Ｕ、 ２は入出力部。 ３はプログラム、 ４は比較部。 ５はアドレス設定部。 ６は命令アドレスカウンタ部。 ７はフェッチアドレステーブル。 ８はフェフチストソプ制御部。 ９はフエ・ノチストップ制御レジスタ。 １０は主記憶部を示す。 不 ３ 目
は回路構成図、第２図はフローチャート図。 第３図は従来の回路構成図。 第４図の（ａ）（ｂ）は表を示す。 図において、 １はＣＰ Ｕ、 ２は入出力部。 ３はプログラム、 ４は比較部。 ５はアドレス設定部。 ６は命令アドレスカウンタ部。 ７はフェッチアドレステーブル。 ８はフェフチストソプ制御部。 ９はフエ・ノチストップ制御レジスタ。 １０は主記憶部を示す。 不 ３ 目
Claims (1)
- データが入出力される入出力部と、所定のプログラムの
実行によって該データの処理を行うＣＰＵとを備えた情
報処理装置であって、設定された操作またはチェックす
べき位置のアドレス情報と該アドレス情報に対する操作
またはチェックの指令情報とが格納されたフェッチアド
レステーブルと、命令アドレスカウンタ部のアドレス情
報を該アドレス情報に比較する比較部と、該比較部の合
致による該操作の指令情報により動作径路の経歴となる
所定のビットが記録されるフェッチストップ制御レジス
タと、該合致による該チェックの指令情報により該ビッ
トに該アドレス情報を照合し、一致した時、前記ＣＰＵ
に処理の中断を指令するフェッチストップ制御部とが具
備されたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044101A JPS61202239A (ja) | 1985-03-06 | 1985-03-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044101A JPS61202239A (ja) | 1985-03-06 | 1985-03-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202239A true JPS61202239A (ja) | 1986-09-08 |
Family
ID=12682223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044101A Pending JPS61202239A (ja) | 1985-03-06 | 1985-03-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202239A (ja) |
-
1985
- 1985-03-06 JP JP60044101A patent/JPS61202239A/ja active Pending
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