JPS61201566A - シエ−デイング補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、ＣＣＤ等の固体撮像素子を備えた平面走査型
の読取装置において、この固体撮像素子によって読み取
られた画信号のシェーディングを補正するためのシェー
ディング補正装置に関する。

「従来の技術」 ファクシミリ装置あるいはある種の複写機のように、原
稿上の画情報を電気信号に変換して読み取る読取装置で
は、光電変換素子として固体撮像素子が広く用いられて
いる。

第１５図はこのような装置の一例を示したものである。

プラテン１１には原稿１２がその読取面を下に向けて載
置されている。プラテン１１のすぐ下には、原稿１２を
照射する１本の螢光ランプ１３が原稿１２の主走査方向
に配設されている。

螢光ランプ１３による原稿１２の反射光はレンズ１４に
入射し、光電変換素子１５に光学像を結ぶようになって
いる。光電変換素子１５は例えばＣ”’ＣＤを用いた一
次元撮像素子であり、例えば原稿１２を副走査方向に移
動させることにより、これ不平面走査し画情報の読み取
りを行うようになっている。

このような読取装置では、白紙状態の原稿のようにその
濃度が１ラインにわたって均一な場合でも、光電変換素
子１５の光電変換出力が通常不均一なものとなる。この
原因の１つとして、光源の輝度分布のバラツキがある。

第１６図はこれを説明するためのものである。

螢光灯１３を光源として使用した場合には、原稿１２の
読み取りラインの中央部に光線１６が最も集中する。原
稿１２の中央部分で最も照度が高くなり、端部に向うほ
どこれが低下するので、これにより光電変換出力が大き
く変化する。光電変換出力が不均一となるその他の原因
としては、コサイン４乗則によって、第１５図のレンズ
１４の周辺部分の光量が低下すること、および光電変換
素子１５の素子の感度の不均一等が挙げられる。

このように光電変換素子１５の光電変換出力が不均一と
なると、アナログ画信号をディジタル信号に変換する段
階で信号処理の過程に悪影響を及ぼし、画質を劣化させ
る原因となる。第１０図は画信号を２値化する場合にお
ける画質の劣化を説明するためのものである。原稿の読
み取りラインに、同図ａに示すような画情報１７（白黒
情報）が存在するとする。固体撮像素子からは、これに
対して例えば同図すに示すような不均一な光電変換出力
１８が得られる。これを一定のスレッショルド・レベル
１１　で２値化するとする。この場合、１ラインの中央
部分で黒の画情報に相当する信号レベル（以下黒レベル
という）が白の画情報として誤って２値化される可能性
があり、１ラインの端部近傍では白の画情報に相当する
信号レベル（以下白レベルという）が黒の画情報として
誤って２値化される可能性がある。従って、例えば同図
すに示すようなスレッショルド・レベルＩＩ　を設定し
たとすると、同図Ｃに示すように元の画情報に比べてか
なり劣化したディジタル画信号１９が得られる。これを
２値以上のディジタル信号に変換しようとする場合も同
様のことがいえる。

第１８図は、このような欠点を除去するために提案され
た従来のシェーディング補正装置を示したものである。

この装置のＡ／Ｄ変換器２１には、白地のラインを固体
撮像素子によって読み取った結果として、第１９図ａに
示すような１ラインにわたる光電変換出力（シェーディ
ング波形）２２が入力される。Ａ／Ｄ変換器２１はこれ
をディジタル量に変換し、メモリ２３に記憶させる。こ
の後、実際に画信号２７の読み取りが行われる段階で、
Ｄ／Ａ変換器２４を用いこれらのディジタル量が順次ア
ナログ量に変換される。Ｄ／Ａ変換器２４から得られた
このシェーディング補正信号２５はスレッショルドレベ
ル１２を表わした信号として比較器２６に入力され、原
稿を光電変換した画信号２７の２値化を行う（第１９図
ｂ）、これにより、画情報の白レベルと黒レベルが誤ま
りなく２値化され、高品位のディジタル画信号２８（第
１９図Ｃ）が得られる。

ところが従来のこのようなシェーディング補正装置では
、Δ／Ｄ変換後のディジタル信号をアナログ信号に変換
するための［）、／Δ変換器等をシェーディング補正用
に必要とし、装置を高価なものとする欠点があった。

「発明が解決しようとする問題点」 本発明はこのような事情に鑑み、簡易にしかも精度よく
ンエ・−ディング補正を実現できるシェーディング補正
装置を提供することをその目的とする。

「問題点を解決するための手段」 本発明のシェーディング補正装置は、原稿上の画情報を
１ラインずつ読み取ってその１ラインを構成する各画素
ごとにこれを電気信号に変換して一連の画信号を得る光
電変換素子と、この光電変換素子から出力される各面信
号をそれぞれのシェーディング補正に適した固有のゲイ
ンで減衰または増幅させろプログラマブルゲインアンプ
と、このプログラマブルゲインアンプから出力される両
信号をディジタル信号に変換するアナログディジタル変
換器と、前記光電変換素子から出力される画信号のピー
ク値を保持してこれを前記アナログディジタル変換器に
そのまま変換Ｉノンジの上限値を定めるための上限基準
信号として供給するピークホールド回路と、前記上限基
準信号をもとにして前記画信号の最小値以下のベースラ
イン値を得てこれを前記アナログディンタル変換器にそ
の変換レンジの下限値を定めるための下限基準信号とし
て供給するアッテネータと、前記光電変換素子で読み取
った画信号とそのシェーディング補正に適した固有のゲ
インとの対応関係を記憶して、シェーディング補正を必
要とする画信号が前記プログラマブルゲインアンプに入
力するたびに、前記固有のゲインでプログラマブルゲイ
ンアンプが動作するようゲイン制御信号を前記プログラ
マブルゲインアンプに供給する演算記憶回路とから成る
ことを特徴とする。

ここで、演算記憶回路は、アナログディジタル変換器に
よりディジタル変換された各画信号からその画信号のシ
ェーディング補正に適した固有のゲインに対応するゲイ
ン制御信号を求める演算器と、このゲイン制御信号を記
憶してプログラマ、プルゲインアンプに向けてこれらを
順に出力するメモリとから構成することができる。

また、演算記憶回路は、アナログディジタル変換器によ
りディジタル変換された各面信号を記憶するメモリと、
このメモリに記憶された各画信号からシェーディング補
正に適したゲイン制御信号を求めてプログラマブルゲイ
ンアンプに向けて出力する演算器から構成することもで
きる。

「作用」 このようなシェーディング補正装置は、まず白地の原稿
のような基準となる画情報を読み取りその画信号のピー
ク値を求め、これからアナログディジタル変換器の変換
レンジの上′限値と下限値とを定める。

そして、次にこの変換レンジで基準となる画情報の１ラ
イン分の画信号を次々とＡ／Ｄ変換して、例えば、各画
信号のシェーディング補正に適した固有のゲインに対応
するゲイン制御信号をメモリに記憶する。

このような基準動作が完了した後、実際に光電変換素子
が読み取って出力する画信号を固有のゲインでプログラ
マブルゲインアンプを動作させてシェーディング補正し
、これをＡ／Ｄ変換して後続の装置へ向けて出力する。

これによって、光電変換素子の長手方向のどの位置に対
向する画信号も忠実にディジタル化することができる。

しかも、本発明のシェーディング補正装置は、アナログ
ディジタル変換器の変換レンジを、変換すべき画信号の
最大値と最小値の間にほぼいっばいに設定するので、高
分解能で画信号のディジクル変換を行うことができる。

「実施例」 第１図は本発明のシェーディング補正装置の実施例を示
すブロック図である。

このシェーディング補正装置は、次のような機能をもつ
ブロックで構成されている。

光電変換素子３１は例えば１ライン３５００ビツトすな
わち３５００画素分の画信号を読み取りこれを出力する
ＣＣＤを用いた一次元撮像素子である。そして、この光
電変換素子３１は、クロック信号３２に同期して画信号
３３を１画素分ずつ出力するものである。

プログラマブルアンプ３４は例えば第２図のように、ア
ンプ３４、とアッテネータ３４□　とで構成されている
。このアッテネータ３４２　は、例えば８個のトランジ
スタスイッチアレイを有しており、各トランジスタスイ
ッチアレイはそのオン・オフによってそれぞれ特定のア
ブテネートレベルを選択する。従って、８個のトランジ
スタスイッチアレイのアブテネートレベルがすべて異な
るものとすれば、このアッテネータ全体として２８＝２
５６通りのアブテネートレベルを選択することができる
。この選択は、８ビツトのディジタル制御信号を端子３
４３から入力することにより制御される。アンプ３４．
　　は、便宜上、第３図に示すように、入゛力する１ラ
イン分の３５００個の画信号３３の最小値３３．がその
ピーク値３３２の５０パ一セント以上になるような増幅
特性に設定されている。このようなアンプ３４１　とア
ッテネータ３４２　とでプログラマブルゲインアンプ３
４が構成されており、８ビツトパラレルのディジタル信
号であるゲイン制御信号３９ＩＩ　によって、所定のゲ
インで画信号３３を減衰させたり増幅したりする。この
実施例ではプログラマブルゲインアンプ３４は第４図に
示すように、そのゲイン制御信号がｌＯ進法で“０”か
ら“２５５”まで変化すると１倍から２倍までゲイン（
増幅率）が変化する特性とされている。

ピークホールド回路３６は、その動作期間中に人力した
画信号３３のピーク値３３２を保持しその出力側にこれ
を連続的に出力する回路である。

アッテネータ３７は例えば第５図に示すように２個の直
列接続された固定抵抗器３７．．３７２から構成されて
いる。そしてピークホールド回路３６から出力される画
信号のビーク３６１値に相当する電圧を分圧して、アナ
ログディジタル変換器３８にその電圧３７３を供給する
。以下この値をベースライン値と呼ぶことにする。先に
説明した第２図のプログラマブルゲインアンプ３４のア
ンプ３４□が、第３図に示す画信号３３の最低値３３１
をピーク値３３．の５０パ一セント以上にまで増幅して
いるので、この分圧比を５０パーセントに設定する。す
なわち第５図の２個の固定抵抗値３６．．３６２を同一
の値に設定しておく。

アナログディジタル変換器３８は、既知の例えば８ビツ
トの出力のアナログディジタル変換素子とその入出力回
路とから構成されており、上限基準信号と下限基準信号
とを人力することによって、変換を行うべきアナログ信
号の最大値と最小値（両者の間隔を変換レンジと呼ぶ）
を設定することができる。この上限基準信号は、上記画
信号のピーク値３３．であり、下限基準信号はその５０
パーセントの値すなわちベースライン値３７３である。

この変換レンジの範囲でアナログディジタル変換器３８
は、下限基準信号に相当する画信号が人力すると“００
００００００”（１０進法では“０”）を出力し、上限
基準信号に相当する画信号が人力すると“ｌ　１１１　
］、　１１１”（１０進法では２５５）を出力する。こ
の関係は第６図に示すとおりである。

演算記憶回路３９は、例えば第７図に示すように、入力
端にリード・オンリ・メモリ（ＲＯＭ　）３９、を、出
力側にランダム・アクセス・メモリ（ＲＡＭ）３９□を
設けたものである。このＲＯＭ３９．　　のアドレス端
子にアナログディジタル変換器からの出力信号３８１が
供給されると、そのアドレスに記憶されたデータ３９３
がＲ，Ａ　Ｍ３９２　に向けて出力される。

すなわち、このＲＯＭ３９１　は、第８図に示すように
、１０進法で“０”から“２５５”までのディジタル入
力信号に対してこれと反比例する“２５５”から“０”
までのディジタル信号３９３を出力する。この内容は、
各面信号に対応するディジクル信号と、そのシェーディ
ング補正に適したプログラマブルゲインアンプのゲイン
制御信号との相関関係に相当するものである。このＲＯ
Ｍ３９１　は、このような相関関係からゲイン制御信号
を得る演算器として動作する。

ＲＡＭ３９２　は、クロック信号３２によってカウント
アツプされるカウンタ３９．のカウント出力３９．で指
定されたアドレスに、ＲＯＭの出力信号３９３を記憶す
る。また、このカウンタのカウント出力３９５で指定さ
れたアドレスからこうして記憶したゲイン制御信号３９
６を順次出力する。カウンタ３９４は、光電変換素子の
読み取りと同期して１ラインの画信号の数すなわち“０
”から“３５００”までカウントアツプし、また“０”
にリセットされる動作をくり返す。

次に本発明のシェーディング補正装置の動作を説明する
。

第９図は、基準となる例えばあらかじめ厳密に選定され
た全面純白色の原稿４１を示す。

まず、この原稿４１上の第１のライン４１．を読み取る
ステップをステップ■、第２のライン４１２を読取るス
テップをステップ■というように順に定める。本発明の
シェーディング補正装置は２種のモードで動作する。

ステップ■では、本発明のシェーディング補正装置は第
１のモードの準備を行う。第１図のシェーディング補正
装置で、このモードの動作に必要なブロックのみを連結
したものを第１０図に示す。

第１０図において、光電変換素子３１からこの第１のラ
イン４１１の画信号３３がすべてピークホールド回路３
６に人力すると、そのピーク値３３□　が保持され、こ
れがアナログディジタル変換器３８に供給される。この
ピーク値３３２の供給は、このシェーディング補正装置
のすべての動作が完了するまで継続されるが、後で説明
ヂる他のモードではこの部分の図示を省略する。

このとき、アナログディジタル変換器３８の変換レンジ
が定められることは先に説明したとおりである。

次にステップ■では、第１のモードで動作する。

このモードでは、第１１図に示すように、光電変換素子
３１の出力する画信号がプログラマブルゲインアンプ３
６を経てアナログディジタル変換器３７でディジタル変
換され、演算記憶回路３９にこれが人力して、例えば第
７図の実施例の演算記憶回路ではゲイン制御信号３９．
が求められＲＡＭ３９２　に記憶される。

このとき、演算記憶回路３９から出力されるプログラマ
ブルゲインアンプ３４の制御のためのゲイン制御信号３
９６は、１０進法で“０”となっており、１倍の増幅率
に選択されている。なお、このゲイン制御信号は、ＲＡ
Ｍ３９２　の出力端子が図示しない別の回路により“０
”レベルとされていることにより得られる。第１表は、
入力信号が、ピーク値の何パーセントにあたるとき、ど
のようなゲイン制御信号が求められて、どのようなゲイ
ンが選択されるかを、具体的に数値で示したものである
。

（以下余白） すなわち、入力画信号がピーク値の５０パーセントのと
きは、その画信号の固有のゲインは２倍となる。また、
入力画信号がピーク値に等しいときは、その固有のゲイ
ンは１倍となる。この間の値の画信号についてもそれぞ
れプログラマブルゲインアンプ３４を通過した後、すべ
て出力値がピーク値にそうよう固有のゲインが選定され
ている。

ステップ■以下は、実際に原稿を読み取って後続の装置
にＡ／Ｄ変換した画信号を出力する第２のモードで動作
する。

第２のモードは、第１のモードで読み取った原稿がこの
モードの動作のためのみに準備されたもので・あれば、
他の実際に読み取りを必要とする原稿と交換する。

第１２図に示すように、光電変換素子３１が１画素分ず
つ画信号３３をプログラマブルゲインアンプ３４に向け
て出力すると、演算記憶回路３９からプログラマブルゲ
インアンプ３４に、その画信号に対応するゲイン制御信
号３９６が出力され、この画信号３３のシェーディング
補正に適した固有のゲインで画信号３３が増幅されて出
力する。

これをアナログディジタル変換器３８がディジタル信号
に変換して後続の回路−１向けて出力する。

第１３図は、基準の白色の画情報を第■ステップで読み
取、ったときの光電変換素子の出力する画信号３３とプ
ログラマブルゲインアンプの出力する画信号３４．を示
したものである。このようにｊライン全長にわたって、
一様に画信号３３のピーク値と等しい出力がｆＧられる
。

このようなシェーディング補正を施しながら各種の画信
号を読み取れば、゛画情報を光電変換素子の長手方向に
均一にディジタル信号化することができる。

しがも、アナログディジタル変換器の変換レンジを、ち
ょうど変換すべき画信号の最大値と最小値の間に設定す
るようにしたので、高分解能で画信号のディジタル変換
を行うことができる。

本発明のシェーディング補正装置は上記実施例に限定さ
れない。

アナログディジタル変換器の変換レンジの下限値となる
ベースライン値は必ずしも画信号のピーク値の５０パー
セントとする必要はなく、アナログディジタル変換器に
人力する画信号すべてが高分解能で変換できるよう適宜
設定すればよい。プログラマブルゲインアンプのアンプ
による増幅特性を適当に設定すればこれを自由に変更で
きることはいうまでもない。

また、演算記憶回路は必ずしも上記の実施例のような構
成でなく、例えば第１４図に示すように、第１のモード
でアナログディジタル変換器からの出力信号３８．を、
ＲＡＭ３９？　内にそのままカウンタ３９４の指定する
アドレス順に記憶し、第２のモードでＲＯＭ３９８　に
これを送ってこのＲＯＭ３９ｇ　でゲイン制御信号３９
６を得て出力させるようにしてもよい。このときは、Ｒ
ＯＭ３９Ｂが演算器として動作する。

また、プログラマブルゲインアンプは上記実施例ではゲ
インを１〜２の間として画信号の増幅のみを行うように
したが、ゲインを０．５〜１というように画信号の減衰
を行うようにしてもよく、また増幅と減衰の両方を行う
ようにしてもよい。

「発明の効果」 以上説明したように、本発明のシェーディング補正装置
は、画信号とそのシェーディング補正に適した固有のゲ
インを記憶しておく演算記憶回路を備えているのて光電
変換素子で読み取った画信号を高速でシェーディング補
正する。しかも、アナログディジタル変換器の変換レン
ジをいっばいに使用するので高分解能の変換を行うこと
ができる。

【図面の簡単な説明】

第１図は本発明のシェーディング補正装置の実施例を示
すブロック図、第２図はそのプログラマブルゲインアン
プの実施例を示すブロック図、第３図はプログラマブル
ゲインアンプのアンプでの人力画信号の増幅特性説明図
、第４図はプログラマブルゲインアンプのゲイン制御信
号−ゲイン特性図、第５図はアブテネーク３７の実施例
結線図、第６図はアナログディジタル変換器の画信号−
Ａ／Ｄ出力特性図、第７図は演算記憶回路の実施例を示
すブロック図、第８図は演算記憶回路のＡ／Ｄ出カーゲ
イン制御信号特性図、第９図は基準白色の原稿の平面図
、第１０図は本発明のシェーディング補正装置の第１の
モードの準備動作説明図、第１１図は本発明のシェーデ
ィング補正装置の第１のモードでの動作説明図、第１２
図は本発明のシェーディング補正装置の第２のモードで
の動作説明図、第１３図は基準白色の原稿を読み取った
ときのプログラマブルゲインアンプの入出力比較図、第
１４図は演算記憶回路の他の実施例を示すブロック図、
第１５図は光電変換素子を使用した読取装置の概略構成
図、第１６図は原稿面における照度の不均一さを示す説
明図、第１７図は従来の読取装置における画信号２値化
処理の過程を示す各種波形図、第１８図は従来提案され
たシェーディング補正装置のブロック図、第１９図はそ
の２値化処理の過程を示す各種波形図である。 ３１・・・・・・光電変換素子、 ３３・・・・・・画信号、 ３３１・・・・・・画信号の最小値、 ３３２・・・・・・画信号のピーク値、３４・・・・・
プログラマブルゲインアンプ、３６・・・・・・ピーク
ホールド回路、３８・・・・・・アナログディジタル変
換器、３９・・・・・・演算記憶回路。 出　願　人　　　　富士ゼロックス株式会社代　　理　
　人　　　　　　弁理士　　山　　内　　梅　　雄第　
２図 第３　図 り　　　　　　　　　　　　　　　　６プＪ」第４図　
　　第５図 第８図　　　第９図 第１２図 第１５図　　　　　第１６図 萬１７図

Claims (1)

1. 【特許請求の範囲】 １、原稿上の画情報を１ラインずつ読み取ってその１ラ
   インを構成する各画素ごとにこれを電気信号に変換して
   一連の画信号を得る光電変換素子と、この光電変換素子
   から出力される各画信号をそれぞれのシェーディング補
   正に適した固有のゲインで減衰または増幅させるプログ
   ラマブルゲインアンプと、このプログラマブルゲインア
   ンプから出力される画信号をディジタル信号に変換する
   アナログディジタル変換器と、前記光電変換素子から出
   力される画信号のピーク値を保持してこれを前記アナロ
   グディジタル変換器にそのまま変換レンジの上限値を定
   めるための上限基準信号として供給するピークホールド
   回路と、前記上限基準信号をもとにして前記画信号の最
   小値以下のベースライン値を得てこれを前記アナログデ
   ィジタル変換器にその変換レンジの下限値を定めるため
   の下限基準信号として供給するアッテネータと、前記光
   電変換素子で読み取った画信号とそのシェーディング補
   正に適した固有のゲインとの対応関係を記憶して、シェ
   ーディング補正を必要とする画信号が前記プログラマブ
   ルゲインアンプに入力するたびに、前記固有のゲインで
   プログラマブルゲインアンプが動作するようゲイン制御
   信号を前記プログラマブルゲインアンプに供給する演算
   記憶回路とから成ることを特徴とするシェーディング補
   正装置。 ２、演算記憶回路は、アナログディジタル変換器により
   ディジタル変換された各画信号からその画信号のシェー
   ディング補正に適した固有のゲインに対応するゲイン制
   御信号を求める演算器と、このゲイン制御信号を記憶し
   てプログラマブルゲインアンプに向けてこれらを順に出
   力するメモリとから成ることを特徴とする特許請求の範
   囲第１項記載のシェーディング補正装置。 ３、演算記憶回路は、アナログディジタル変換器により
   ディジタル変換された各画信号を記憶するメモリと、こ
   のメモリに記憶された各画信号からシェーディング補正
   に適したゲイン制御信号を求めてプログラマブルゲイン
   アンプに向けて出力する演算器から成ることを特徴とす
   る特許請求の範囲第１項記載のシェーディング補正装置
   。