JPS61198763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61198763A JPS61198763A JP3942685A JP3942685A JPS61198763A JP S61198763 A JPS61198763 A JP S61198763A JP 3942685 A JP3942685 A JP 3942685A JP 3942685 A JP3942685 A JP 3942685A JP S61198763 A JPS61198763 A JP S61198763A
- Authority
- JP
- Japan
- Prior art keywords
- film
- natural oxide
- oxide film
- wiring layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係シ、特に、配線層
の形成方法に関するものである〇〔従来の技術およびそ
の問題点〕 半導体技術の進歩と共に超ＬＳＩはじめ半導体装置の高
集積化が進められてきている。
の形成方法に関するものである〇〔従来の技術およびそ
の問題点〕 半導体技術の進歩と共に超ＬＳＩはじめ半導体装置の高
集積化が進められてきている。
半導体装置の高集積化は素子の微細化によって実現され
るため、微細かつ高精度なパターン形成技術が切望され
ている。配線層の形成においても／？ターンの微細化が
進められてきている。
るため、微細かつ高精度なパターン形成技術が切望され
ている。配線層の形成においても／？ターンの微細化が
進められてきている。
例えば、ＭＯ８集積回路では、素子の微細化に早い、多
結晶シリコンからなるｒ−ト電極や、ソース拡散層、ド
レイ／拡散層等と金属配線層との間で電気的接続を行な
うためのコンタクト部の面積は縮小されると共にＰＮ接
合の深さについても浅くなるように形成されることが必
要となってくる。
結晶シリコンからなるｒ−ト電極や、ソース拡散層、ド
レイ／拡散層等と金属配線層との間で電気的接続を行な
うためのコンタクト部の面積は縮小されると共にＰＮ接
合の深さについても浅くなるように形成されることが必
要となってくる。
しかしながら、コンタクト部の面積の縮小化あるいはＰ
Ｎ接合が浅く形成されるのに早い、コンタクト抵抗の増
加や電極形成によるＰＮ接合の破壊等の問題が顕在化し
てぐる。このような接続特性の劣化は素子の信頼性の低
下につなか）、集積回路の高速化、高集積化への大きな
障害となっている。
Ｎ接合が浅く形成されるのに早い、コンタクト抵抗の増
加や電極形成によるＰＮ接合の破壊等の問題が顕在化し
てぐる。このような接続特性の劣化は素子の信頼性の低
下につなか）、集積回路の高速化、高集積化への大きな
障害となっている。
例えば、第２図に示す如く、Ｐ型シリコン基板ｌｌ内に
砒素（Ａｓ）ｔイオン注入して形成され′ｆｃＰＮ接合
深さの浅い炉型シリコン拡散層１２に対し、絶縁膜とし
ての二酸化シリコン膜１３内に穿孔されたコンタクト窓
】４を介してアルミニウム（Ａｔ）電極１５を形成し几
場合、該！型シリコン拡散層１２とアルミニウム電極１
５との間でシリコ、ンとアルミニウムの相互作用に基づ
く界面反応が生じ、前記ＰＮ接合がショートすることが
ある。
砒素（Ａｓ）ｔイオン注入して形成され′ｆｃＰＮ接合
深さの浅い炉型シリコン拡散層１２に対し、絶縁膜とし
ての二酸化シリコン膜１３内に穿孔されたコンタクト窓
】４を介してアルミニウム（Ａｔ）電極１５を形成し几
場合、該！型シリコン拡散層１２とアルミニウム電極１
５との間でシリコ、ンとアルミニウムの相互作用に基づ
く界面反応が生じ、前記ＰＮ接合がショートすることが
ある。
この問題を解決するための技術として、前記炉型シリコ
ン拡散ｒ＠ｘ２とアルミニウム電極１５との間に前述の
如き界面反応が発生するのを防止するため、障壁金属（
バリヤメタル）としてモリブデンシリサイド（ＭｏＳｉ
２） 、チタンシリサイド（ＴｉＳｉ２）、チタン（Ｔ
Ｉ） 、モリブデン（ＭＯ）等を介在させる方法が注目
されている。このバリヤメタルの形成方法としては、例
えば、シリコンおよび二酸化シリコンの混在する基板表
面においてコンタクト窓内に露呈するｒ型シリコン拡散
層等のシリコン表面にのみ選択的に蔦融点金属薄膜を形
成する選択化学的気相成長法（選択ＣＶＤ法）がある。
ン拡散ｒ＠ｘ２とアルミニウム電極１５との間に前述の
如き界面反応が発生するのを防止するため、障壁金属（
バリヤメタル）としてモリブデンシリサイド（ＭｏＳｉ
２） 、チタンシリサイド（ＴｉＳｉ２）、チタン（Ｔ
Ｉ） 、モリブデン（ＭＯ）等を介在させる方法が注目
されている。このバリヤメタルの形成方法としては、例
えば、シリコンおよび二酸化シリコンの混在する基板表
面においてコンタクト窓内に露呈するｒ型シリコン拡散
層等のシリコン表面にのみ選択的に蔦融点金属薄膜を形
成する選択化学的気相成長法（選択ＣＶＤ法）がある。
この方法によれば一回のＣＶＤ工程でバリヤメタルの形
成が可能であり、プロセスの簡略化および歩留υの向上
をはかることができる。
成が可能であり、プロセスの簡略化および歩留υの向上
をはかることができる。
しかしながら、この選択Ｃ■工程は１例えば、二酸化シ
リコン膜のエツチングによるコンタクト窓の穿孔工程の
後に行なわれるため、穿孔工程を経て、表面にシリコン
および二酸化シリコンの混在した状態の基板を選択ＣＶ
Ｄ装置に投入する際、空気中に基板を出さなければなら
ない。このとき、シリコン表面には第３図に示す如く自
然酸化膜１６が成長し、このまま高融点金属膜を形成す
ると該自然酸化膜中の酸素が原因となって高融点金属膜
１７の形成を妨げ、また形成されたとしても接触抵抗が
高くなったり、接続不良が生じたりする等の問題があっ
た。
リコン膜のエツチングによるコンタクト窓の穿孔工程の
後に行なわれるため、穿孔工程を経て、表面にシリコン
および二酸化シリコンの混在した状態の基板を選択ＣＶ
Ｄ装置に投入する際、空気中に基板を出さなければなら
ない。このとき、シリコン表面には第３図に示す如く自
然酸化膜１６が成長し、このまま高融点金属膜を形成す
ると該自然酸化膜中の酸素が原因となって高融点金属膜
１７の形成を妨げ、また形成されたとしても接触抵抗が
高くなったり、接続不良が生じたりする等の問題があっ
た。
この自然酸化膜を除去するために、バリヤメタルの形成
に先立ち、スノぐツタリング法等のドライエツチング法
あるいは通常のウェットエツチング法等を用いる方法も
提案されてはいる。前者のスパッタリング法では、コン
タクト窓の外側の二酸化シリコンも同時にス・母ツタリ
ングされ、これらが又、コンタクト窓の底部に堆積し拡
散層表面が汚染されて、清浄な表面が得られない外、下
地層が損傷を受けてしまい、特に浅いＰＮ接合の場合に
はリーク電流の増大を招く。一方、後者のウェットエツ
チング法では、処理後に空気にさらさねばならないため
、完全に除去することは困難であった。
に先立ち、スノぐツタリング法等のドライエツチング法
あるいは通常のウェットエツチング法等を用いる方法も
提案されてはいる。前者のスパッタリング法では、コン
タクト窓の外側の二酸化シリコンも同時にス・母ツタリ
ングされ、これらが又、コンタクト窓の底部に堆積し拡
散層表面が汚染されて、清浄な表面が得られない外、下
地層が損傷を受けてしまい、特に浅いＰＮ接合の場合に
はリーク電流の増大を招く。一方、後者のウェットエツ
チング法では、処理後に空気にさらさねばならないため
、完全に除去することは困難であった。
上述の如き自然酸化膜の問題はバリヤメタルの形成工程
を含まない場合にも、多かれ少なかれ発生し、電気的特
性を低下させる原因となっていた。
を含まない場合にも、多かれ少なかれ発生し、電気的特
性を低下させる原因となっていた。
本発明は、前記実情に鑑みてなされたもので、電極ある
いは接続孔の自然酸化膜を除去し、電気的特性の安定し
念配線層を形成することを目的とする。
いは接続孔の自然酸化膜を除去し、電気的特性の安定し
念配線層を形成することを目的とする。
そこで、本発明では、配線層の形成に先立ち水素（Ｈ２
）雰囲気中で波長２００〜１０００ ｎｍ好ましくは４
００〜１０００ ｎｍの波長の光を照射して電極あるい
は接続孔表面の自然酸化膜を除去するようにしている。
）雰囲気中で波長２００〜１０００ ｎｍ好ましくは４
００〜１０００ ｎｍの波長の光を照射して電極あるい
は接続孔表面の自然酸化膜を除去するようにしている。
この方法では、基板はせいぜい３５０〜４００℃程度に
加熱すれば充分であシ、素子領域の劣化等を生じること
もなく、表面の清浄化を行ない得ると共に、例えば配線
層あるいはバリヤメタルの形成のためのＣＶＤ装置内で
の処理が可能であるため、清浄化後の基板を空気中にさ
らすこともないＧ〔発明の効果〕 本発明によれば、配線層を形成すべき電極あるいは接続
孔表面の自然酸化膜を除去することができ、電気的特性
の優れた半導体装置の形成が可能となる。
加熱すれば充分であシ、素子領域の劣化等を生じること
もなく、表面の清浄化を行ない得ると共に、例えば配線
層あるいはバリヤメタルの形成のためのＣＶＤ装置内で
の処理が可能であるため、清浄化後の基板を空気中にさ
らすこともないＧ〔発明の効果〕 本発明によれば、配線層を形成すべき電極あるいは接続
孔表面の自然酸化膜を除去することができ、電気的特性
の優れた半導体装置の形成が可能となる。
〔発明の実施例〕
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図（、）乃至（、）は、本発明の半導体装置の製造
方法における１実施例の工程を示すものである。
方法における１実施例の工程を示すものである。
まず、第１図（ａ）に示す如く、素子分離されたＰ型シ
リコン基板１にＮ十型シリコン拡散層２等の素子領域を
形成すると共に表面の二酸化シリコン膜３に対しコンタ
クト窓４を穿孔する０このとき１コンタクト窓４内のＮ
十型シリコン拡散層表面には２０Ｘの自然酸化膜５が形
成されている。
リコン基板１にＮ十型シリコン拡散層２等の素子領域を
形成すると共に表面の二酸化シリコン膜３に対しコンタ
クト窓４を穿孔する０このとき１コンタクト窓４内のＮ
十型シリコン拡散層表面には２０Ｘの自然酸化膜５が形
成されている。
このＰ型シリコン基板１をＣＶＤ炉に入れ、炉内を真空
排気した後、第１図（ｂ）に示す如く水素ガスを流しな
がらクセノンランプを光源として２００〜１０００ ｎ
ｍ好ましくは４００ ” １０００ ｎｒｎの波長の光
りを、照射し４００〜６００℃で３０〜６０分間アニー
ルする。このとき炉内の圧力はＩＴｏｒｒ程度とする。
排気した後、第１図（ｂ）に示す如く水素ガスを流しな
がらクセノンランプを光源として２００〜１０００ ｎ
ｍ好ましくは４００ ” １０００ ｎｒｎの波長の光
りを、照射し４００〜６００℃で３０〜６０分間アニー
ルする。このとき炉内の圧力はＩＴｏｒｒ程度とする。
このようにして第１図（、）に示す如く、コンタクト窓
４内の自然酸化＄５はほぼ完全に除去され、清浄なシリ
コン表面をもつ接続孔としてのコンタクト窓４が形成さ
れる。
４内の自然酸化＄５はほぼ完全に除去され、清浄なシリ
コン表面をもつ接続孔としてのコンタクト窓４が形成さ
れる。
続いて、温度を調整して基板温度３５０〜４００℃とし
、六弗化タングステン（Ｗ６）ガスと水素ガスを原料ガ
スとし、選択ＣＶＤ法によシコンタクト窓内のシリコン
表面にのみ、第１図（ｄ）に示す如く、バリヤメタルと
してのタングステンＭ６を形成する。ここでは、タング
ステン膜と下地のＮ十型シリコン拡散層との界面に酸素
原子の存在がないため、タングステン膜の安定な成長が
可能とな広形成されたタングステン／シリコン界面は安
定である。
、六弗化タングステン（Ｗ６）ガスと水素ガスを原料ガ
スとし、選択ＣＶＤ法によシコンタクト窓内のシリコン
表面にのみ、第１図（ｄ）に示す如く、バリヤメタルと
してのタングステンＭ６を形成する。ここでは、タング
ステン膜と下地のＮ十型シリコン拡散層との界面に酸素
原子の存在がないため、タングステン膜の安定な成長が
可能とな広形成されたタングステン／シリコン界面は安
定である。
この後、該Ｐ型シリコン基板をＣＶＤ炉からと９出し、
通常のス、４１ツタリング法によりアルミニウム膜を形
成し、フォトリソ法によＦ）ノ４ターニングすることに
よシ第１図（、）に示す如く配線・！ターン７が形成さ
れる。
通常のス、４１ツタリング法によりアルミニウム膜を形
成し、フォトリソ法によＦ）ノ４ターニングすることに
よシ第１図（、）に示す如く配線・！ターン７が形成さ
れる。
このようにして形成された配線層は、電気的特性が極め
て良好である。
て良好である。
なお、実施例においては、自然酸化膜を除去した後、い
わゆる高融点金属の選択ＣＶＤ法によシ、コンタクト窓
内にバリヤメタルを形成する方法について述べたが、自
然酸化膜除去後の工程としてた場合にも適用可能である
。
わゆる高融点金属の選択ＣＶＤ法によシ、コンタクト窓
内にバリヤメタルを形成する方法について述べたが、自
然酸化膜除去後の工程としてた場合にも適用可能である
。
また、実施例においては、第１層目の配線の場合のコン
タクト窓内の自然酸化膜の除去について述べたが、この
他、第２層、ｉ＠３層等、いわゆる多層配線におけるス
ルーホール内の自然酸化膜の除去にも有効である。
タクト窓内の自然酸化膜の除去について述べたが、この
他、第２層、ｉ＠３層等、いわゆる多層配線におけるス
ルーホール内の自然酸化膜の除去にも有効である。
更に、本発明の方法では、低温下（せいぜい４００℃）
での自然酸化膜の除去が可能であるたち、アルミニウム
等を用いた半導体装置にも適用可能であシ、又、緩やか
な反応であるため、下地層に損傷を与えることもない。
での自然酸化膜の除去が可能であるたち、アルミニウム
等を用いた半導体装置にも適用可能であシ、又、緩やか
な反応であるため、下地層に損傷を与えることもない。
【図面の簡単な説明】
第１図（ａ）乃至（、）は、本発明実施例の配線層の形
成工程を示す図、第２図および第３図は従来例の配線層
を示す図である。 １１・・・Ｐａシリコン基板、１２・・・Ｎ＋Ｗシリコ
ン拡散層、１３・・・二酸化シリコン膜、１４・・・コ
ンタクト窓、１５・・・アルミニウム電極、１６・・・
自然酸化膜、１７・・・高融点金属膜（バリヤメタル）
、１・・・Ｐ型シリコン基板、２・・・Ｎ十型シリコン
拡散層、３・・・二酸化シリコン膜、４・・・コンタク
ト窓、５・・・自然酸化膜、６・・・タングステン膜、
７・・・アルミニウム膜（配線・２ターン）、Ｌ・・・
光。 代理人 弁理士 木 村 高 久 第１図（Ｑ） 第１図（ｂ） 第１図（ｄ） 第１図（ｅ） 第２図 第３図
成工程を示す図、第２図および第３図は従来例の配線層
を示す図である。 １１・・・Ｐａシリコン基板、１２・・・Ｎ＋Ｗシリコ
ン拡散層、１３・・・二酸化シリコン膜、１４・・・コ
ンタクト窓、１５・・・アルミニウム電極、１６・・・
自然酸化膜、１７・・・高融点金属膜（バリヤメタル）
、１・・・Ｐ型シリコン基板、２・・・Ｎ十型シリコン
拡散層、３・・・二酸化シリコン膜、４・・・コンタク
ト窓、５・・・自然酸化膜、６・・・タングステン膜、
７・・・アルミニウム膜（配線・２ターン）、Ｌ・・・
光。 代理人 弁理士 木 村 高 久 第１図（Ｑ） 第１図（ｂ） 第１図（ｄ） 第１図（ｅ） 第２図 第３図
Claims (2)
- （１）配線層の形成に先立ち、水素雰囲気中で波長２０
０〜１０００ｎｍの波長の光を照射して、半導体表面の
自然酸化膜を除去する表面清浄化工程を含むようにした
ことを特徴とする半導体装置の製造方法。 - （２）前記表面清浄化工程は、化学的気相成長装置（Ｃ
ＶＤ装置）内で実行され、更に続いて、該ＣＶＤ装置で
露呈するシリコン基板表面に選択的に高融点金属膜を形
成する選択ＣＶＤ工程を含むことを特徴とする特許請求
の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3942685A JPH065695B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3942685A JPH065695B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198763A true JPS61198763A (ja) | 1986-09-03 |
| JPH065695B2 JPH065695B2 (ja) | 1994-01-19 |
Family
ID=12552663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3942685A Expired - Lifetime JPH065695B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065695B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6451620A (en) * | 1987-08-24 | 1989-02-27 | Fujitsu Ltd | Vapor growth method |
-
1985
- 1985-02-28 JP JP3942685A patent/JPH065695B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6451620A (en) * | 1987-08-24 | 1989-02-27 | Fujitsu Ltd | Vapor growth method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065695B2 (ja) | 1994-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2937817B2 (ja) | 半導体基板表面の酸化膜の形成方法及びｍｏｓ半導体デバイスの製造方法 | |
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| US4398341A (en) | Method of fabricating a highly conductive structure | |
| JPS6393144A (ja) | エピタキシャル累層のトランジスタ構造及びその製造方法 | |
| US20010021588A1 (en) | Nitridation for split gate multiple voltage devices | |
| US5300455A (en) | Process for producing an electrically conductive diffusion barrier at the metal/silicon interface of a MOS transistor | |
| US6268296B1 (en) | Low temperature process for multiple voltage devices | |
| US6228728B1 (en) | Method of fabricating semiconductor device | |
| US4551907A (en) | Process for fabricating a semiconductor device | |
| JPH0729986A (ja) | 半導体装置およびその製造方法 | |
| US5698468A (en) | Silicidation process with etch stop | |
| JPS61198763A (ja) | 半導体装置の製造方法 | |
| JPS61248525A (ja) | 半導体装置の製造方法 | |
| JPS603158A (ja) | 電界効果トランジスタの形成方法 | |
| US5021358A (en) | Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition | |
| JPS6276560A (ja) | 半導体装置の製造方法 | |
| JPS60111421A (ja) | 半導体装置の製造方法 | |
| KR100389979B1 (ko) | 박막트랜지스터,및트랜지스터몸체와도전체사이의상호접속형성방법 | |
| KR100258347B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2803676B2 (ja) | 半導体装置の製造方法 | |
| JPH0362300B2 (ja) | ||
| JPH02172218A (ja) | 半導体装置の製造方法 | |
| JPH09306867A (ja) | 半導体装置の製造方法 | |
| JPH0794448A (ja) | 半導体装置の製造方法 | |
| JPH05129227A (ja) | 半導体装置の製造方法 |