JPS61195449A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS61195449A JPS61195449A JP3696185A JP3696185A JPS61195449A JP S61195449 A JPS61195449 A JP S61195449A JP 3696185 A JP3696185 A JP 3696185A JP 3696185 A JP3696185 A JP 3696185A JP S61195449 A JPS61195449 A JP S61195449A
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- JP
- Japan
- Prior art keywords
- output
- tri
- input terminal
- bus
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＬＳＩの回路設計技術に係わるもので、特
にバスにｋｌ、されるトライステートバッファの制御に
使用されるバス制御方式に関する。
にバスにｋｌ、されるトライステートバッファの制御に
使用されるバス制御方式に関する。
従来、バスに接続されるトライステートバッフ７の制御
を行なう際には、例えば第６図に示すようにデコーダ１
１の出力を直接トライステートバッフ７Ａ、〜Ａｎの制
御入力端に入力している。第６囚において％ＴＯはタイ
ミングジェネレータに供給される基本クロック、Ｃ１１
〜ＣＩ ｍは入力信号、Ｃｏ１ｘＣＯｎはデコード出力
、Ｌ宜〜Ｌｎは配線遅延、ＣＮ、〜ＣＮｎはトライステ
ートバッファＡ１〜Ａｎの制御信号、ＤＩ、〜ＤＩｎは
トライヌテートバッフＩＡ１〜Ａｎにそれぞれ供給され
る信号（データ）ＤＯ１〜Ｄｏｎはトライステートバッ
ファの出力信号、１２はバスである。
を行なう際には、例えば第６図に示すようにデコーダ１
１の出力を直接トライステートバッフ７Ａ、〜Ａｎの制
御入力端に入力している。第６囚において％ＴＯはタイ
ミングジェネレータに供給される基本クロック、Ｃ１１
〜ＣＩ ｍは入力信号、Ｃｏ１ｘＣＯｎはデコード出力
、Ｌ宜〜Ｌｎは配線遅延、ＣＮ、〜ＣＮｎはトライステ
ートバッファＡ１〜Ａｎの制御信号、ＤＩ、〜ＤＩｎは
トライヌテートバッフＩＡ１〜Ａｎにそれぞれ供給され
る信号（データ）ＤＯ１〜Ｄｏｎはトライステートバッ
ファの出力信号、１２はバスである。
第７図は、上記各信号のタイミングチャート管示してい
る。基本り筒ツクＴ ｏ Ｋ ＰＩ期して入力信号ＣＩ
、〜ＣＩｍがデコーダ１１に供給されると、このデコー
ダ１１のデコード出力ｃｏ１〜Ｃｏｎか所定時間遅れて
得られる。上記デコード出力ＣＯ□〜Ｃｏｎは、配線遅
延り、〜Ｌｎにより遅延されて制御信号ＣＮ、〜ＣＮ
ｎとしてトライステートバッフ７Ａ１〜ＡｎｌＣ供給さ
れる。そして、上記制御信号ＣＮ ｓ〜ＣＮ ｎによ多
選択されたトライステートバッファＡｘ（ｘ；１〜ｎ）
から出力ＤＯＸを得るようになっている。
る。基本り筒ツクＴ ｏ Ｋ ＰＩ期して入力信号ＣＩ
、〜ＣＩｍがデコーダ１１に供給されると、このデコー
ダ１１のデコード出力ｃｏ１〜Ｃｏｎか所定時間遅れて
得られる。上記デコード出力ＣＯ□〜Ｃｏｎは、配線遅
延り、〜Ｌｎにより遅延されて制御信号ＣＮ、〜ＣＮ
ｎとしてトライステートバッフ７Ａ１〜ＡｎｌＣ供給さ
れる。そして、上記制御信号ＣＮ ｓ〜ＣＮ ｎによ多
選択されたトライステートバッファＡｘ（ｘ；１〜ｎ）
から出力ＤＯＸを得るようになっている。
ところで、近年、ＬＳＩの微細化、大規模化に伴なって
ＬＳＩの内部での信号のスキニー（第７図にτとして示
す）が大きくなっている０このため、上述したようにデ
コーダ１１の出力で直接的にトライステートバッフ７Ａ
１〜Ａｎを制御する工うな方法では、配線遅延Ｌ１〜Ｌ
ｎのばらつきによりスキ二一の間にバス１２上でデータ
＠勺Ｄ０ ＊〜ＤＯｎか衝突する可能性がある。特にｃ
ｍｏｓ構成の回路では、この際に貴通電流が流れ、スキ
ニーの時間が長いとエレクトロマイグレーシ嘗ンが発生
する欠点がある０〔発明の目的〕 この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、制御（Ｍ号のスキューによる
バス上でのデータ信号の衝突を回避できるバス制御方式
を提供することであるＯ 〔発明の概要〕 すなわち、この発ａにおいてり、上記の目的を達成する
ために、バス上に出力するデータを選択するトライステ
ートバッファの制御入力端に、制御信号をホールドする
機能およびリセットする機能を付加することにニジ、制
御信号のスキニーによるバス上でのデータ信号の衝突を
回避するようにしている。
ＬＳＩの内部での信号のスキニー（第７図にτとして示
す）が大きくなっている０このため、上述したようにデ
コーダ１１の出力で直接的にトライステートバッフ７Ａ
１〜Ａｎを制御する工うな方法では、配線遅延Ｌ１〜Ｌ
ｎのばらつきによりスキ二一の間にバス１２上でデータ
＠勺Ｄ０ ＊〜ＤＯｎか衝突する可能性がある。特にｃ
ｍｏｓ構成の回路では、この際に貴通電流が流れ、スキ
ニーの時間が長いとエレクトロマイグレーシ嘗ンが発生
する欠点がある０〔発明の目的〕 この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、制御（Ｍ号のスキューによる
バス上でのデータ信号の衝突を回避できるバス制御方式
を提供することであるＯ 〔発明の概要〕 すなわち、この発ａにおいてり、上記の目的を達成する
ために、バス上に出力するデータを選択するトライステ
ートバッファの制御入力端に、制御信号をホールドする
機能およびリセットする機能を付加することにニジ、制
御信号のスキニーによるバス上でのデータ信号の衝突を
回避するようにしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図にふ・いて前記第６図と同一構成部には同
じ符号を付す。デコーダ１０Ｋ ｔｒｉ、信号Ｔ１およ
び入力Ｏｉ ＊ ＣＩ ｔ 〜ＣＩ ｍが供給され、こ
れらの信号のデコード出力００１へＣＯｎに基づいて、
データＤ１．〜ＤＩｎ、の中からバス１２に供給する信
号を選択するようになっている。１３１〜１３ｎは、セ
ット／リセット機能付のトライ７テートパツ７１で、こ
れらトライステートバッファ１３８〜ＪＪｎ。
する。第１図にふ・いて前記第６図と同一構成部には同
じ符号を付す。デコーダ１０Ｋ ｔｒｉ、信号Ｔ１およ
び入力Ｏｉ ＊ ＣＩ ｔ 〜ＣＩ ｍが供給され、こ
れらの信号のデコード出力００１へＣＯｎに基づいて、
データＤ１．〜ＤＩｎ、の中からバス１２に供給する信
号を選択するようになっている。１３１〜１３ｎは、セ
ット／リセット機能付のトライ７テートパツ７１で、こ
れらトライステートバッファ１３８〜ＪＪｎ。
セット入力端Ｓには、上記デコーダｌＯのデコード出力
ＣＯ１〜ＣＯｎか供給され、リセット入力端ＲＫ−タイ
ミングジェネレータ１４の出力Ｔｒがそれぞれ供給され
る。上記タイミングジェネレータ１４に１１基本クロッ
クＴ０が供給されており、このクロックＴ。Ｋ基づいて
デコーダ１１の出力ＣＯ８〜Ｃｏｎをストローブする信
号’Ｉ’ｌ、およびトライステートバッフ７１３１〜１
３ｒ＊ｆリセツトする信号Ｔｒを発生する。上記セット
／リセット機能付のトライステートバッフ７１３．〜Ｊ
３ｉは、信号Ｔ１にニジストローブされる信号Ｃ０１〜
Ｃｏｎの内の１つにエフ選択的にセットされる。そして
、トライステートバッファがセットされている間、バス
１２上にはセットされているトライヌテートバッファか
らの信号のみが出力される０次に、全てのトライステー
トバッファ１３．〜Ｊ３ｎは信号Ｔｒによルリセットさ
れてトライステート状態となる。この後、次のデコード
出力Ｃｏｔ〜ＣＯｎによ９次のデータがセットされるま
での間、バス１２上ではリセットされる直前のデ−タが
ダイナミックにホールドされる。このようにして、バス
１２に接続される全てのトライステートバッファを同時
にトライヌテート状態にする期間を設けることに工す、
バス１２上でのデータの衝突を避けることができる。
ＣＯ１〜ＣＯｎか供給され、リセット入力端ＲＫ−タイ
ミングジェネレータ１４の出力Ｔｒがそれぞれ供給され
る。上記タイミングジェネレータ１４に１１基本クロッ
クＴ０が供給されており、このクロックＴ。Ｋ基づいて
デコーダ１１の出力ＣＯ８〜Ｃｏｎをストローブする信
号’Ｉ’ｌ、およびトライステートバッフ７１３１〜１
３ｒ＊ｆリセツトする信号Ｔｒを発生する。上記セット
／リセット機能付のトライステートバッフ７１３．〜Ｊ
３ｉは、信号Ｔ１にニジストローブされる信号Ｃ０１〜
Ｃｏｎの内の１つにエフ選択的にセットされる。そして
、トライステートバッファがセットされている間、バス
１２上にはセットされているトライヌテートバッファか
らの信号のみが出力される０次に、全てのトライステー
トバッファ１３．〜Ｊ３ｎは信号Ｔｒによルリセットさ
れてトライステート状態となる。この後、次のデコード
出力Ｃｏｔ〜ＣＯｎによ９次のデータがセットされるま
での間、バス１２上ではリセットされる直前のデ−タが
ダイナミックにホールドされる。このようにして、バス
１２に接続される全てのトライステートバッファを同時
にトライヌテート状態にする期間を設けることに工す、
バス１２上でのデータの衝突を避けることができる。
第２図は、上記第１図の回路の動作を示すタイミングチ
ャートである。ここでは、基本クロックＴｏとデコーダ
１０に入力される信号Ｔ。
ャートである。ここでは、基本クロックＴｏとデコーダ
１０に入力される信号Ｔ。
とを同じものとしてい志。デコーダ１０に、信号Ｔ１に
同期して入力信号ＣＩ、〜ＣＩｍが供給されると、その
デコード出力ＣＯ１〜Ｃｏｎが上記信号Ｔ１に同期して
出力される。これに工って、選択されたトライステート
バッファｚ３ｘ（ｘ＝１〜ｎ）がセットされる。次に、
トライステートバッフ７１３．〜ｚ３ｎｔｊ：、タイミ
ングジェネレータ１４の出力ＴｒＫよって全てリセット
される。この時選択されたトライステートバッファＪ３
ｘの出力は、バス１２上でダイナミックにホールドされ
る。
同期して入力信号ＣＩ、〜ＣＩｍが供給されると、その
デコード出力ＣＯ１〜Ｃｏｎが上記信号Ｔ１に同期して
出力される。これに工って、選択されたトライステート
バッファｚ３ｘ（ｘ＝１〜ｎ）がセットされる。次に、
トライステートバッフ７１３．〜ｚ３ｎｔｊ：、タイミ
ングジェネレータ１４の出力ＴｒＫよって全てリセット
される。この時選択されたトライステートバッファＪ３
ｘの出力は、バス１２上でダイナミックにホールドされ
る。
第３図は、前記第１図におけるトライステートバッファ
１３．〜１３ｎの回路構成例を示している。リセット入
力端Ｒには、ノアゲート１５の一方の入力端が接に！Ｊ
、、され、このノアゲート１５の他力の入力端にはノア
ゲート１６の出力端か接をｔされる。上にノアゲート１
６の一刀の入力端にはセット入力端Ｓがｈｈ、され、他
方の入力端にｔ−１ｆ記ノアゲート１５の出力端が接続
される０上記ノアゲート１５．’１６の出力端にはそれ
ぞれ、ナンドゲー）７７、ノアゲート１８の一方の入力
端が接続され、これらナンドゲート１７．ノアゲート１
８の他力の入力端には、データ入力端Ｄ ｉｎ が接
続される。上記ナンドゲート７７、ノアゲート１８の出
力端にはそれぞれ、電源ｖＫ接地点間に直列接続された
Ｐチャネル形のＭＯＳトランジスタＱ□およびＮチャネ
ル形のＭＯＳトランジスタＱ！のゲートが接続される。
１３．〜１３ｎの回路構成例を示している。リセット入
力端Ｒには、ノアゲート１５の一方の入力端が接に！Ｊ
、、され、このノアゲート１５の他力の入力端にはノア
ゲート１６の出力端か接をｔされる。上にノアゲート１
６の一刀の入力端にはセット入力端Ｓがｈｈ、され、他
方の入力端にｔ−１ｆ記ノアゲート１５の出力端が接続
される０上記ノアゲート１５．’１６の出力端にはそれ
ぞれ、ナンドゲー）７７、ノアゲート１８の一方の入力
端が接続され、これらナンドゲート１７．ノアゲート１
８の他力の入力端には、データ入力端Ｄ ｉｎ が接
続される。上記ナンドゲート７７、ノアゲート１８の出
力端にはそれぞれ、電源ｖＫ接地点間に直列接続された
Ｐチャネル形のＭＯＳトランジスタＱ□およびＮチャネ
ル形のＭＯＳトランジスタＱ！のゲートが接続される。
そして、上記トランジスタＱ１とＱ、との接続点から出
力信号り。ヲ得る。
力信号り。ヲ得る。
第３図は、この発明の他の実施例を示すもので、’ｒ、
Ｉ ’ｒ、の異なる２つのタイミングでヌトロープされ
る信号を用いてバス１２上に出力される信号を選択する
ようにしたものである。
Ｉ ’ｒ、の異なる２つのタイミングでヌトロープされ
る信号を用いてバス１２上に出力される信号を選択する
ようにしたものである。
この回路線、例えばＰＬＬ回路等に応用可能なものであ
り、デコーダ１０１のデコード出力を別のデコーダ１０
．の入力信号としている。第５図にそのタイミングチャ
ートを示す。なお、第５図のトライステートバッファの
出力Ｄ０１〜ＤＯｎ＋Ｊ において、斜線で示したの
ｈ出力として使用できない領域である。
り、デコーダ１０１のデコード出力を別のデコーダ１０
．の入力信号としている。第５図にそのタイミングチャ
ートを示す。なお、第５図のトライステートバッファの
出力Ｄ０１〜ＤＯｎ＋Ｊ において、斜線で示したの
ｈ出力として使用できない領域である。
このような構成においても基本的には前記第１図の回路
と同様な動作を行ないバス１２上でデータが衝突するこ
とはない。
と同様な動作を行ないバス１２上でデータが衝突するこ
とはない。
以上説明した工うにこの発明によれば、制御信号のヌキ
ニーによるバス上でのデータ信号の衝突？回避できるバ
ス制御力式が得られる。
ニーによるバス上でのデータ信号の衝突？回避できるバ
ス制御力式が得られる。
第１図はこの発明の一実施例に係わるバス制御方式を説
明するための回路図、第２図は上記第１図の回路の動作
を説明するためのタイミングチャート、第３図り上記第
１図におけるトライステートバッファの回路構成例を示
す図、第４図はこの発明の他の実施例を説明するための
回路図、４．５図は上記第４図の回路の動作を説ψ」す
るためのタイミングチャート、第６図は従来のバス制御
力式を説明するための回路図、第７図は上記第６図の回
路の動作を説明するためのタイミングチャートである。 ＩＯ・・・デコーダ、１２−・・バス、１３ｇ〜１３ｎ
・・・トライステートバッフ７．１４・・・タイミング
ジェネレータ、１５，１６．１８・・・ノアゲート、１
７・・・ナンドゲート、Ｑｌ−Ｑｔ・・・ＭＯＳ）ラン
ジスタ、■・・・電源。
明するための回路図、第２図は上記第１図の回路の動作
を説明するためのタイミングチャート、第３図り上記第
１図におけるトライステートバッファの回路構成例を示
す図、第４図はこの発明の他の実施例を説明するための
回路図、４．５図は上記第４図の回路の動作を説ψ」す
るためのタイミングチャート、第６図は従来のバス制御
力式を説明するための回路図、第７図は上記第６図の回
路の動作を説明するためのタイミングチャートである。 ＩＯ・・・デコーダ、１２−・・バス、１３ｇ〜１３ｎ
・・・トライステートバッフ７．１４・・・タイミング
ジェネレータ、１５，１６．１８・・・ノアゲート、１
７・・・ナンドゲート、Ｑｌ−Ｑｔ・・・ＭＯＳ）ラン
ジスタ、■・・・電源。
Claims (2)
- （１）複数個のトライステートバッファの出力端子を共
通なバスに接続し、これらトライステートバッファの制
御入力端に供給される制御信号に基づいてその出力を選
択するバス制御方式において、制御入力端それぞれにリ
セット可能なホールド手段を有するトライステートバッ
ファを設け、前記制御信号をホールドするとともに、次
の出力を選択する前に、リセット信号により前記各トラ
イステートバッファの制御入力を同時にリセットするこ
とを特徴とするバス制御方式。 - （２）前記トライステートバッファは、リセット信号お
よびセット信号が供給されるフリップフロップと、この
フリップフロップの出力が一方の入力端に供給され他方
の入力端にデータが供給されるナンドゲートと、上記フ
リップフロップの出力が一方の入力端に供給され他方の
入力端にデータが供給されるノアゲートと、一端が電源
に接続され上記ナンドゲートの出力で導通制御されるＰ
チャネル形の第１ＭＯＳトランジスタと、この第１ＭＯ
Ｓトランジスタの他端と接地点間に接続され上記ノアゲ
ートの出力で導通制御されるＮチャネル形の第２ＭＯＳ
トランジスタとから成り、前記第１、第２ＭＯＳトラン
ジスタの接続点から出力を得ることを特徴とする特許請
求の範囲第１項記載のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3696185A JPS61195449A (ja) | 1985-02-26 | 1985-02-26 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3696185A JPS61195449A (ja) | 1985-02-26 | 1985-02-26 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61195449A true JPS61195449A (ja) | 1986-08-29 |
Family
ID=12484334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3696185A Pending JPS61195449A (ja) | 1985-02-26 | 1985-02-26 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281918A (ja) * | 1994-04-13 | 1995-10-27 | Nec Corp | 二重化信号中継系切替回路 |
| EP1335294A2 (en) * | 2002-01-30 | 2003-08-13 | STMicroelectronics, Inc. | Fast turn-off slow turn-on arbitrator for reducing tri-state driver power dissipation on a shared bus |
-
1985
- 1985-02-26 JP JP3696185A patent/JPS61195449A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281918A (ja) * | 1994-04-13 | 1995-10-27 | Nec Corp | 二重化信号中継系切替回路 |
| EP1335294A2 (en) * | 2002-01-30 | 2003-08-13 | STMicroelectronics, Inc. | Fast turn-off slow turn-on arbitrator for reducing tri-state driver power dissipation on a shared bus |
| EP1335294A3 (en) * | 2002-01-30 | 2007-05-09 | STMicroelectronics, Inc. | Fast turn-off slow turn-on arbitrator for reducing tri-state driver power dissipation on a shared bus |
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