JPS61194552A - メモリのエラ−制御方式 - Google Patents
メモリのエラ−制御方式Info
- Publication number
- JPS61194552A JPS61194552A JP60034234A JP3423485A JPS61194552A JP S61194552 A JPS61194552 A JP S61194552A JP 60034234 A JP60034234 A JP 60034234A JP 3423485 A JP3423485 A JP 3423485A JP S61194552 A JPS61194552 A JP S61194552A
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- JP
- Japan
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- memory
- error
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段 （第１図）作用
実施例
（１１構成の説明 （第２図）
（２）動作の説明 （第３図、第４図）発明の効果
〔産業上の利用分野〕
本発明は磁気ディスク等の不揮発性メモリを退避用とし
て用い１通當は半導体メモリ等の高速アクセス可能なメ
モリにデータを移し、高速アクセスメモリを用いて主制
御部がメモリアクセスを行うメモリサブシステムにおい
て、当該データの正５性を保証するためのエラー制御方
式に関し、特にデータの受渡し中にエラーチェックを行
うことのできるメモリのエラー制御方式に関する。
て用い１通當は半導体メモリ等の高速アクセス可能なメ
モリにデータを移し、高速アクセスメモリを用いて主制
御部がメモリアクセスを行うメモリサブシステムにおい
て、当該データの正５性を保証するためのエラー制御方
式に関し、特にデータの受渡し中にエラーチェックを行
うことのできるメモリのエラー制御方式に関する。
一般にコンピュータ（ＣＰ Ｕ）に直結する外部記憶装
−においては、安価で不揮発性なメモリである磁気ディ
スク装置が用いられているが、近年の半導体メモリの低
価格化に伴い、安価な揮発性の半導体メモリが用いられ
るようになってきた。
−においては、安価で不揮発性なメモリである磁気ディ
スク装置が用いられているが、近年の半導体メモリの低
価格化に伴い、安価な揮発性の半導体メモリが用いられ
るようになってきた。
この半導体メモリを用いる場合には、揮発性であるが故
に不揮発性メモリをデータの保存（退避）用に設ける必
要があり、このため高価な不揮発性半導体メモリより安
価な磁気ディスク装置がこの不揮発性メモリと用いられ
ており、電源投入時や切断時に、磁気ディスクと半導体
メモリとの間でデータの受渡しが行われる。
に不揮発性メモリをデータの保存（退避）用に設ける必
要があり、このため高価な不揮発性半導体メモリより安
価な磁気ディスク装置がこの不揮発性メモリと用いられ
ており、電源投入時や切断時に、磁気ディスクと半導体
メモリとの間でデータの受渡しが行われる。
例えば、第５図（Ａ）に示すメモリサブシステムにおい
ては、主制御部であるディレクタ１及びアダプタ２がＣ
ＰＵからの指示で半導体メモリで構成されたトラックメ
モリ３をアクセスするように構成されており、一方、ト
ラックメモリ３は転送バス６を介し転送用の転送（スト
リングサービス）プロセッサ５及び退避用の磁気ディス
ク装置４とに接続され、転送プロセッサ５はディレクタ
１の指示で動作するためアダプタ２とバス７によって接
続されている。
ては、主制御部であるディレクタ１及びアダプタ２がＣ
ＰＵからの指示で半導体メモリで構成されたトラックメ
モリ３をアクセスするように構成されており、一方、ト
ラックメモリ３は転送バス６を介し転送用の転送（スト
リングサービス）プロセッサ５及び退避用の磁気ディス
ク装置４とに接続され、転送プロセッサ５はディレクタ
１の指示で動作するためアダプタ２とバス７によって接
続されている。
そして、電源切断時には、ディレクタ１からアダプタ２
．バス７を介して与えられるセーブ（ｓａｖｅ）命令に
よって転送プロセッサ５がトラックメモリ３内のデータ
を転送バス６を介して磁気ディスク装置４へ図の実線Ｓ
Ｖの如く転送して保存退避せしめ、一方、電源投入時に
は同様にディレクタ１のリストア（ｒｅｓｔｏｒｅ ）
命令によって転送プロセッサ５が磁気ディスク装置４内
のデータを転送バス６を介してトラックメモリ３へ図の
点線Ｒ８の如く転送して再記憶せしめるようにしている
。
．バス７を介して与えられるセーブ（ｓａｖｅ）命令に
よって転送プロセッサ５がトラックメモリ３内のデータ
を転送バス６を介して磁気ディスク装置４へ図の実線Ｓ
Ｖの如く転送して保存退避せしめ、一方、電源投入時に
は同様にディレクタ１のリストア（ｒｅｓｔｏｒｅ ）
命令によって転送プロセッサ５が磁気ディスク装置４内
のデータを転送バス６を介してトラックメモリ３へ図の
点線Ｒ８の如く転送して再記憶せしめるようにしている
。
このようなメモリサブシステムでは、トラックメモリ３
は論理ドライブと称されるメモリュニソ）３８〜３ｍで
構成され、磁気ディスク装置４の各トラックＴＲＩ〜Ｔ
ＲｍＮの内容が順次格納される。又、ＣＰＵやディレク
タ１が磁気ディスク装置と同様の手順でトラックメモリ
３をアダセスできるよう、第５図（Ｂ）に示す如（トラ
ンクメモリ３でも各トランクｐはＣｋＤフォーマットで
書込みが行われる。
は論理ドライブと称されるメモリュニソ）３８〜３ｍで
構成され、磁気ディスク装置４の各トラックＴＲＩ〜Ｔ
ＲｍＮの内容が順次格納される。又、ＣＰＵやディレク
タ１が磁気ディスク装置と同様の手順でトラックメモリ
３をアダセスできるよう、第５図（Ｂ）に示す如（トラ
ンクメモリ３でも各トランクｐはＣｋＤフォーマットで
書込みが行われる。
このような従来のメモリサブシステムにおいては、デー
タの受渡しは単なる転送であるため、データのエラーチ
ェツタは行われておらず、ディレクタ１がトラックメモ
リ３の内容を読出した時にいちいちエラーチェックを行
い、エラーが発見されてエラー処理を行っていた。
タの受渡しは単なる転送であるため、データのエラーチ
ェツタは行われておらず、ディレクタ１がトラックメモ
リ３の内容を読出した時にいちいちエラーチェックを行
い、エラーが発見されてエラー処理を行っていた。
このため、実際にアクセスしてエラーチェックを行って
みないとエラーが検出できず、アク↓スに時間がかかっ
てしま□いアクセスの高速性を阻害するという問題が生
じていた。
みないとエラーが検出できず、アク↓スに時間がかかっ
てしま□いアクセスの高速性を阻害するという問題が生
じていた。
本発明は、データの受渡し時にエラーチェックを行って
、￥めエラーを検出することがで□き、主制御部のアク
セスの高速性を保証することができるメモリのエラー制
御方式を提供することを目的とする。
、￥めエラーを検出することがで□き、主制御部のアク
セスの高速性を保証することができるメモリのエラー制
御方式を提供することを目的とする。
第１歯は本発明の原理説明図であり１図中、第５図（Ａ
）で示したものと同一のものは同一の記号で示しである
。
）で示したものと同一のものは同一の記号で示しである
。
転送プロセッサ５はエラーチェック部５ａを有し、デー
タの受渡し時に転送データのエラーチェツタを行う。又
、転送用プロセッサ５には、エラーログメモリ８が接続
され、転送用プロセッサ５がエラーチェック７によって
エラーを検出した時に、エラーのあったエラーアドレス
ＩＱの動点鎖線ＬＧの如くログメモリ８に格納するよう
にしている。更に転送用プロセッサ５は、バス７を介し
。
タの受渡し時に転送データのエラーチェツタを行う。又
、転送用プロセッサ５には、エラーログメモリ８が接続
され、転送用プロセッサ５がエラーチェック７によって
エラーを検出した時に、エラーのあったエラーアドレス
ＩＱの動点鎖線ＬＧの如くログメモリ８に格納するよう
にしている。更に転送用プロセッサ５は、バス７を介し
。
電源投入後のデータ転送完了後ログメモリ８にログされ
たエラーアドレスを図の動点鎖線ＥＴの如くディレクタ
ーへ通知し、適切な処置をとらせるように構成されてい
る。
たエラーアドレスを図の動点鎖線ＥＴの如くディレクタ
ーへ通知し、適切な処置をとらせるように構成されてい
る。
本発明では、電源投入時と電源切断時のトランクメモリ
（第２のメモリ）３と磁気ディスク装置（第１のメモ
リ）４との間のデータの受渡し時に転送プロセッサ（転
送制御部）５がエラーチェックを行って、ログメモリ８
にログしておき、電源投入後のデータ転送完了後主制御
部（ディレクタ）１にログメモリ８の内容を通知して、
主制御部１にアクセス前にエラーアドレスを知らしめ主
制御部１がエラーのあるデータの読込みを防止し。
（第２のメモリ）３と磁気ディスク装置（第１のメモ
リ）４との間のデータの受渡し時に転送プロセッサ（転
送制御部）５がエラーチェックを行って、ログメモリ８
にログしておき、電源投入後のデータ転送完了後主制御
部（ディレクタ）１にログメモリ８の内容を通知して、
主制御部１にアクセス前にエラーアドレスを知らしめ主
制御部１がエラーのあるデータの読込みを防止し。
高速性を保鉦しようとするものである。
以下８本発明を実施例により詳細に説明する。
＋１１ 構成の説明
第２図は２本発明の一実施例ブロック図であり。
第２図（Ａ）はその全体ブロック図、第２図（Ｂ）はロ
グメモリ８の構成図である。
グメモリ８の構成図である。
図中、第５図及び第１図で示したものと同一のものは同
一の記号で示しであるが、更に詳述すると、ディレクタ
１は上位装置（ＣＰＵ等）からのコマンドを解析し、コ
マンドによりアダプタ２に命令を行う制御装置であり、
アダプタ２はディレクタ１からの命令を解読し、トラッ
クメモリ３のアクセス、データの続出し、書込み、及び
転送プロセッサへのコマンドの受渡しを行うアダプタ制
御機構であり、トラックメモリ３は揮発性半導体メモリ
でｍ個の論理デバイスを構成し、各々のデバイスは通常
の磁気ディスク装置と同様ＣＫＤフォーマントで構築さ
れている。磁気ディスク装置４は、固定ブロックフォー
マット（例えば、１ブロツク２５６バイト）でデータを
格納するＦＢＡタイプのものであり、転送用プロセッサ
５は、サブシステムの電源投入及び切断時にトラックメ
モリ３と磁気ディスク４との間のデータの受渡しを制御
するプロセッサであり、ログメモリ８は、サブシステム
の電源投入及び切断時データの受渡しでエラーが発生し
た箇所をログしておくものであり、サブシステムが電源
切断時でもバッテリによりデータが保持できる１例えば
バッテリーバックアップ付Ｃ−ＭＯＳメモリで構成され
る。
一の記号で示しであるが、更に詳述すると、ディレクタ
１は上位装置（ＣＰＵ等）からのコマンドを解析し、コ
マンドによりアダプタ２に命令を行う制御装置であり、
アダプタ２はディレクタ１からの命令を解読し、トラッ
クメモリ３のアクセス、データの続出し、書込み、及び
転送プロセッサへのコマンドの受渡しを行うアダプタ制
御機構であり、トラックメモリ３は揮発性半導体メモリ
でｍ個の論理デバイスを構成し、各々のデバイスは通常
の磁気ディスク装置と同様ＣＫＤフォーマントで構築さ
れている。磁気ディスク装置４は、固定ブロックフォー
マット（例えば、１ブロツク２５６バイト）でデータを
格納するＦＢＡタイプのものであり、転送用プロセッサ
５は、サブシステムの電源投入及び切断時にトラックメ
モリ３と磁気ディスク４との間のデータの受渡しを制御
するプロセッサであり、ログメモリ８は、サブシステム
の電源投入及び切断時データの受渡しでエラーが発生し
た箇所をログしておくものであり、サブシステムが電源
切断時でもバッテリによりデータが保持できる１例えば
バッテリーバックアップ付Ｃ−ＭＯＳメモリで構成され
る。
ログメモリ８は、第２図（Ａ）に示す如く、各論理ドラ
イブ３ａ〜３ｍに対応してｎヶのエラーアドレスを格納
するセーブエラーログエリア８０８〜８０ｍとりストア
エラーログエリア８１８〜８１ｍとで構成され、各セー
ブエラーログエリア８０ａ〜８０ｍはサブシステムの電
源切断時トラックメモリ３で発生したエラーアドレスを
論理デバイス毎にｎ段まで格納し、各リストアエラーロ
グエリア８１８〜８１ｍは、サブシステムの電源投入時
磁気ディスク装置４で発生したエラーアドレスを論理デ
バイス毎にｎ段まで格納するものである。尚、セーブエ
ラーログエリア８０ａ＝８０ｍは、格納されたエラーア
ドレスからにバイト（ｋは転送バイト単位）の範囲でエ
ラーが発生していることを示し、リストアエラーログエ
リア８１ａ〜８１ｍは、格納されたエラーアドレスから
１ブロツク分（この例では２５６バイト）の範囲でエラ
ーが発生していることを示している。
イブ３ａ〜３ｍに対応してｎヶのエラーアドレスを格納
するセーブエラーログエリア８０８〜８０ｍとりストア
エラーログエリア８１８〜８１ｍとで構成され、各セー
ブエラーログエリア８０ａ〜８０ｍはサブシステムの電
源切断時トラックメモリ３で発生したエラーアドレスを
論理デバイス毎にｎ段まで格納し、各リストアエラーロ
グエリア８１８〜８１ｍは、サブシステムの電源投入時
磁気ディスク装置４で発生したエラーアドレスを論理デ
バイス毎にｎ段まで格納するものである。尚、セーブエ
ラーログエリア８０ａ＝８０ｍは、格納されたエラーア
ドレスからにバイト（ｋは転送バイト単位）の範囲でエ
ラーが発生していることを示し、リストアエラーログエ
リア８１ａ〜８１ｍは、格納されたエラーアドレスから
１ブロツク分（この例では２５６バイト）の範囲でエラ
ーが発生していることを示している。
（２）動作の説明
次に、第２図実施例構成の動作について、第３図処理フ
ロー図及び第４図のエラー展開説明図を用いて説明する
。
ロー図及び第４図のエラー展開説明図を用いて説明する
。
先づ、電源切断時の動作について第３図（Ｂ）により説
明する。
明する。
■サブシステムの電源が切断されると、ディレクタ１か
らアダプタ２．バス７を介し転送プロセッサ５にセーブ
コマンドが与えられ、セーブ動作 ′が開
始中れる。
らアダプタ２．バス７を介し転送プロセッサ５にセーブ
コマンドが与えられ、セーブ動作 ′が開
始中れる。
９転卒プロセツサ３はトランクメモリ３を論理ドライブ
３ａ〜３ｍの順で各論理ドライブ３ａ〜３ｍ内の各トラ
ックの内容を２バイト単位でバス６より続出し、エラー
チェック（例えば、パリティチェック）を行って磁気デ
ィスク４へ１ブロツク（２５６バイト）単位でバス６よ
り書込む。
３ａ〜３ｍの順で各論理ドライブ３ａ〜３ｍ内の各トラ
ックの内容を２バイト単位でバス６より続出し、エラー
チェック（例えば、パリティチェック）を行って磁気デ
ィスク４へ１ブロツク（２５６バイト）単位でバス６よ
り書込む。
■エラーチェックの結果エラτが見付からなければ、デ
ータ転送完了かを判定し、完了でなければ、ステップ■
へ戻る。
ータ転送完了かを判定し、完了でなければ、ステップ■
へ戻る。
■一方、エラーチェックの結果エラーが見付がると、そ
のトランクメモリ３の読出したアドレスをエラーログメ
モリ８へ書込み、データ転送完了かを判定し、完了でな
ければステップ■へ戻る。
のトランクメモリ３の読出したアドレスをエラーログメ
モリ８へ書込み、データ転送完了かを判定し、完了でな
ければステップ■へ戻る。
■ステップ■、■でデータ転送莞了、即ち、トラックメ
モリ３の全バイト数の続出し、書込みが終了すると、エ
ラーチェック及びセーブを完了する。
モリ３の全バイト数の続出し、書込みが終了すると、エ
ラーチェック及びセーブを完了する。
次に、電源投入時の動作について第３図（Ａ）により説
明する。
明する。
■サブシステムの電源が投入されると、ディレクタｌか
らアダプタ２．バス７を介し転送プロセッサ５にリスト
アコマンドが与えられ、セーブ動作が開始される。
らアダプタ２．バス７を介し転送プロセッサ５にリスト
アコマンドが与えられ、セーブ動作が開始される。
■転送プロセッサ３は、磁気ディスク装置４をトラック
１からトラックｍＮまで１ブロツク（２５６バイト）づ
つバス６を介して読出して、前述と同様にパリティチェ
ック等エラーチェックを行９てトラ・・クメモ・ｊ３の
対応する論理ドライブ３ａ〜３ｍの対応するトラレフ位
置ＴＲ１〜ＴＲｍＮヘバス６より書込む。
１からトラックｍＮまで１ブロツク（２５６バイト）づ
つバス６を介して読出して、前述と同様にパリティチェ
ック等エラーチェックを行９てトラ・・クメモ・ｊ３の
対応する論理ドライブ３ａ〜３ｍの対応するトラレフ位
置ＴＲ１〜ＴＲｍＮヘバス６より書込む。
■エラーチェックの結果エラーが見付からなければ、デ
ータ転送完了かを判定し、完了でなければ、ステップ■
へ戻る。
ータ転送完了かを判定し、完了でなければ、ステップ■
へ戻る。
■一方、エラーチェックの結果エラーが見付かると、対
応トラックメモリ３の書込みアドレスをエラーログメモ
リ８へ書込み、データ転送完了かを判定し、完了でなけ
ればステップ■へ戻る。
応トラックメモリ３の書込みアドレスをエラーログメモ
リ８へ書込み、データ転送完了かを判定し、完了でなけ
ればステップ■へ戻る。
［相］ステップ■、■でデータ転送完了、即ち、磁気デ
ィスク装置４の全トラックの読出し、書込みが終了する
と、エラーチェック及びリストアを完了する。
ィスク装置４の全トラックの読出し、書込みが終了する
と、エラーチェック及びリストアを完了する。
０次に、転送プロセッサ５は、バス７、アダプタ２を介
してディレクタ１へ対して割込々を発生する。
・ ＠ディレクタ１は転送プロセッサ５からの割込みを検出
すると、転送プロセッサ５ヘセーブ／リストア処理の結
果を知るコマンドを発行する。これによって転送プロセ
ッサ５はログメモリ８の状態を調べ、セーブエラーログ
エリア８０ａ〜８０ｍ、リストアエラーログエリア８１
８〜８１ｍにエラーが存在することを知ると、その旨を
同様にしてディレクタ１へ通知する。
してディレクタ１へ対して割込々を発生する。
・ ＠ディレクタ１は転送プロセッサ５からの割込みを検出
すると、転送プロセッサ５ヘセーブ／リストア処理の結
果を知るコマンドを発行する。これによって転送プロセ
ッサ５はログメモリ８の状態を調べ、セーブエラーログ
エリア８０ａ〜８０ｍ、リストアエラーログエリア８１
８〜８１ｍにエラーが存在することを知ると、その旨を
同様にしてディレクタ１へ通知する。
ディレクタ１は、その後通知゛コマンドを転送プロセッ
サ５へ発し、転送プロセッサ５は、ログ）モリ８の内容
を通知する。 □［相］ディレクタｌは通知さ
れたログメモリ８の内容を調査し、エラーアドレスに基
づくエラー範囲に応じて次のエラー処理を行う。
サ５へ発し、転送プロセッサ５は、ログ）モリ８の内容
を通知する。 □［相］ディレクタｌは通知さ
れたログメモリ８の内容を調査し、エラーアドレスに基
づくエラー範囲に応じて次のエラー処理を行う。
■エラー範囲がトラックｐのディレクトリに相当する場
合には、トランクメモリ３の当該トラックｐの正常領域
（例えばカウント部Ｃ）に使用禁止フラグｐｆを書き込
み、′トラックｐへの全ての読込処理を禁止する。
合には、トランクメモリ３の当該トラックｐの正常領域
（例えばカウント部Ｃ）に使用禁止フラグｐｆを書き込
み、′トラックｐへの全ての読込処理を禁止する。
■エラー範囲がトラフ？ｐのレコードｑのカウント部Ｃ
に相当する場合には、レコードｑへの読込処理を□禁止
するため、ディレクトリ１こレコードｑへのアクセス禁
止フラグｑｆを書き、ルコードｑへの全てのアクセスを
エラーにする。又は、しコード（ｑ−１）のカウント部
Ｃ（図示せず辷に禁止フラグｑｆを書込む。
′１３ ′ ■エラー範囲がトラックｐのレコードｑのキ一部／デー
タ部に／Ｄに相当する場合には、レコードｑのキ一部／
データ部に／Ｄへの読込処理を禁止するため、レコード
ｑのカウント部Ｃにキ一部文はデータ部のアクセス禁止
フラグｋｆを書き。
に相当する場合には、レコードｑへの読込処理を□禁止
するため、ディレクトリ１こレコードｑへのアクセス禁
止フラグｑｆを書き、ルコードｑへの全てのアクセスを
エラーにする。又は、しコード（ｑ−１）のカウント部
Ｃ（図示せず辷に禁止フラグｑｆを書込む。
′１３ ′ ■エラー範囲がトラックｐのレコードｑのキ一部／デー
タ部に／Ｄに相当する場合には、レコードｑのキ一部／
データ部に／Ｄへの読込処理を禁止するため、レコード
ｑのカウント部Ｃにキ一部文はデータ部のアクセス禁止
フラグｋｆを書き。
レコードｑのキ一部又はデータ部の全てのアクセスをエ
ラーにする。 ″上述の■、■、■が重
なった場合も、これらを組合せたものとする。゛このよ
うにしてトラックｐ内の制御情報であるディレクトリ、
カウント部に禁止フラグが立てられ、エラーが示される
。
ラーにする。 ″上述の■、■、■が重
なった場合も、これらを組合せたものとする。゛このよ
うにしてトラックｐ内の制御情報であるディレクトリ、
カウント部に禁止フラグが立てられ、エラーが示される
。
又、１つの論理ドライブ内でエラーログメモリ８′の嵌
入ｎヶのエラーが生じた時には、ディレクタ１はその論
理ドライブの読込処理を禁止する。
入ｎヶのエラーが生じた時には、ディレクタ１はその論
理ドライブの読込処理を禁止する。
このようなトラックメモリ３へのエラー処理をしておけ
ば、エラーフラグメモリ８を参照せずに。
ば、エラーフラグメモリ８を参照せずに。
デ゛イレクタ１は単にトラックメモリ３をアクセスして
、エラーフラグによってエラー・とエラーの範囲を知る
ことができ、参照処理を省略でき、高速アクセスが可能
となり、又エラーの範囲も極小化でき、他のデータへの
影響を最小限とすることができる。
、エラーフラグによってエラー・とエラーの範囲を知る
ことができ、参照処理を省略でき、高速アクセスが可能
となり、又エラーの範囲も極小化でき、他のデータへの
影響を最小限とすることができる。
尚１通常のアクセスは、ディレクタ１がシーり命令を得
てトラックメモリ３の論理デバイスを選択し９次にリー
ド又はライト命令を得てトラ・ツクｐのディレクトリを
読出し、トラック全体の制御情報を得、これから指示さ
れたレコードの位置を得て対応するレコードを読出す支
は書込むものである。
てトラックメモリ３の論理デバイスを選択し９次にリー
ド又はライト命令を得てトラ・ツクｐのディレクトリを
読出し、トラック全体の制御情報を得、これから指示さ
れたレコードの位置を得て対応するレコードを読出す支
は書込むものである。
上述の実施例では、ｌＲ１のメモリに磁気ディスクを用
、いたが不揮発性メモリであれば良く、又。
、いたが不揮発性メモリであれば良く、又。
第２のメモリのフォーマットもＣ，ＫＤフォーマットに
限られない。
限られない。
以上本発明を一実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
以上説明した様に３本発明によれば、電源投入。
切断時にエラーチェックしているから、未然にエラーが
発見でき、主制御部の第２のメモリへのアクセスの際エ
ラーのあるデータのアクセスを防止でき、アクセスの高
速性を阻害することがないという効果を奏し、係るメモ
リシステムの高速性を充分発揮できる。
発見でき、主制御部の第２のメモリへのアクセスの際エ
ラーのあるデータのアクセスを防止でき、アクセスの高
速性を阻害することがないという効果を奏し、係るメモ
リシステムの高速性を充分発揮できる。
又、主制御部が第２のメモリへのアクセス時にエラー範
囲が判明するので、破壊されたエラーの範囲を極小化し
て判別することができ、破壊され・ないデータもエラー
とみなすことを防止することができるという効果も奏し
、更にデータの受渡し時に自動的に行われるから、主制
御部の負担もなく、容易に実現しうるという効果も奏す
る。
囲が判明するので、破壊されたエラーの範囲を極小化し
て判別することができ、破壊され・ないデータもエラー
とみなすことを防止することができるという効果も奏し
、更にデータの受渡し時に自動的に行われるから、主制
御部の負担もなく、容易に実現しうるという効果も奏す
る。
第１図は本発明の原理説明図。
第２図は本発明の一実施例構成図。
１３１１ｆｆｌは第２図構成の処理フ・−図。
第４図は第３図処理のエラー処理説明図。
第５図は従来の方式の説明図である。
図中、１−ディレクタ（主制御部）、
３− トラックメモリ （第２のメモリ）。
４−磁気ディスク（第１のメモリ）。
５−転送制御部。
６−転送バス。
８−ログメモリ。
Claims (1)
- 【特許請求の範囲】 データを退避格納するための第１のメモリと、該データ
を格納する第２のメモリと、 該第２のメモリをアクセスする主制御部と、電源投入時
に該第１のメモリから該第２のメモリへデータを転送せ
しめ、電源切断時に該第２のメモリから該第１のメモリ
へデータ転送せしめてデータの再記憶及び保存を行う転
送制御部と、該転送制御部が該データ転送時に行うエラ
ーチェックにより検出したエラーをログしておくログメ
モリとを有し、 該転送制御部が該データ転送時転送データのエラーチェ
ックを行って、検出しエラーを該ログメモリにログして
おき、該電源投入後の該データ転送終了後該ログメモリ
の内容を該主制御部へ通知することを特徴とするメモリ
のエラー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034234A JPS61194552A (ja) | 1985-02-22 | 1985-02-22 | メモリのエラ−制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034234A JPS61194552A (ja) | 1985-02-22 | 1985-02-22 | メモリのエラ−制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194552A true JPS61194552A (ja) | 1986-08-28 |
| JPH0341861B2 JPH0341861B2 (ja) | 1991-06-25 |
Family
ID=12408460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60034234A Granted JPS61194552A (ja) | 1985-02-22 | 1985-02-22 | メモリのエラ−制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744469A (ja) * | 1993-07-26 | 1995-02-14 | Internatl Business Mach Corp <Ibm> | ゼロ・ボルト・システム・サスペンドを有するデスクトップ・コンピュータ・システム |
-
1985
- 1985-02-22 JP JP60034234A patent/JPS61194552A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744469A (ja) * | 1993-07-26 | 1995-02-14 | Internatl Business Mach Corp <Ibm> | ゼロ・ボルト・システム・サスペンドを有するデスクトップ・コンピュータ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341861B2 (ja) | 1991-06-25 |
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