JPS61193469A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPS61193469A
JPS61193469A JP3373685A JP3373685A JPS61193469A JP S61193469 A JPS61193469 A JP S61193469A JP 3373685 A JP3373685 A JP 3373685A JP 3373685 A JP3373685 A JP 3373685A JP S61193469 A JPS61193469 A JP S61193469A
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JP
Japan
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interlayer insulating
insulating film
silicon oxide
bias voltage
oxide film
Prior art date
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Application number
JP3373685A
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Japanese (ja)
Inventor
Koji Eguchi
江口 剛治
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PURPOSE:To easily obtain an interlayer insulating film free from such defects as 'constriction' and the breakage of Al, by forming interlayer insulating films by using both a process of forming an interlayer insulating film without the impression of a substrate bias voltage, and a process of forming another interlayer insulating film with the impression of the substrate bias voltage. CONSTITUTION:A silicon oxide film 31 is formed on the pattern of an Al wiring 2 formed on a semiconductor substrate 1, by means of a sputtering method without the impression of a substrate bias voltage. The thickness of this silicon oxide film 31 is made so thin as to be enough to protect the Al wiring 2 which is the ground. Next, a silicon oxide film 32 is formed by the sputtering method with relatively strong impression of the substrate bias voltage. The stress of the silicon oxide film 32 is high, through this film is excellent in coverage. However, the silicon oxide film 31 is already formed, and therefore the stress caused by the silicon oxide film 32 has no direct effect on the Al wiring 2. Accordingly, there occurs no defect such as the breakage of Al.

Description

【発明の詳細な説明】 [産業上の利用分野コ この発明は半導体装置の製造方法、特に、多層配線形成
において層間絶縁膜をスパッタリング法を用いて形成す
る方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming an interlayer insulating film using a sputtering method in forming multilayer wiring.

[従来の技術] 従来のスパッタリング法による絶縁膜作成方法として第
3図、第4図に示すようなものがあった。
[Prior Art] As a conventional method for forming an insulating film by sputtering, there is a method as shown in FIGS. 3 and 4.

第3図は、基板バイアスを印加せずに絶縁膜を形成した
場合の半導体装置の概略断面構造を示4図である。第3
図において、半導体勢板1上にた    □とえばAn
t!線である下地パターン2が形成され、さらに基板1
およびAflli!112の全表面を覆うようにスパッ
タリング法を用いてたとえばシリコン酸化膜である絶縁
膜31が形成される。ここで、シリコン酸化膜31は、
基板1にバイアスを印加しない状態で形成される。しか
し、この場合、下地パターンであるAn配l112の段
差部において、カバレッジの悪いいわゆる゛くびれ″部
分が発生する。この欠陥部分41は基板バイアスを印加
しないスパッタリング法においては、その成膜条件から
どうしても避けられず、絶縁破壊などの原因となってい
た。
FIG. 3 is a diagram showing a schematic cross-sectional structure of a semiconductor device when an insulating film is formed without applying a substrate bias. Third
In the figure, for example, An
T! A base pattern 2 in the form of lines is formed, and then a base pattern 2 is formed on the substrate 1.
and Aflli! An insulating film 31 made of, for example, a silicon oxide film is formed using a sputtering method so as to cover the entire surface of the insulating film 112 . Here, the silicon oxide film 31 is
It is formed without applying a bias to the substrate 1. However, in this case, a so-called "neck" portion with poor coverage occurs at the stepped portion of the An interconnect 112, which is the underlying pattern.This defective portion 41 is unavoidable due to the film forming conditions in the sputtering method that does not apply a substrate bias. This was unavoidable and caused dielectric breakdown.

そこで、第3図の欠点を除去し、カバレッジの悪い欠陥
部分をな(すために基板バイアスを印加IJで絶縁膜を
形成する方法が提案された。
Therefore, a method was proposed in which an insulating film is formed by applying a substrate bias through IJ in order to eliminate the defects shown in FIG. 3 and to fill defective areas with poor coverage.

第4図は基板バイアスを比較的強く印加して層間絶縁膜
を形成した場合の半導体装置の概略断面構造を示す図で
ある。第4図において、半導体基板1上にたとえばAm
配線である下地パターン2が形成され、さらに半導体基
板1および下地パターン2の全表面を覆うように半導体
基板1に比較的強くバイアス電圧を印加してたとえばシ
リコン酸化膜である層間絶縁132が形成される。この
場合、第4図に見られるように、カバレッジの悪い欠陥
部分はなくなるが、比較的強い基板バイアスを印加して
シリコン酸化膜32を形成しているので、シリコン酸化
rIIA32内のストレス等にJ:すAm欠損が下地パ
ターンであるAm配置!2において発生し断線などの原
因となっていた。
FIG. 4 is a diagram showing a schematic cross-sectional structure of a semiconductor device in which an interlayer insulating film is formed by applying a relatively strong substrate bias. In FIG. 4, for example, Am is placed on the semiconductor substrate 1.
A base pattern 2, which is a wiring, is formed, and a relatively strong bias voltage is applied to the semiconductor substrate 1 so as to cover the entire surface of the semiconductor substrate 1 and the base pattern 2, thereby forming an interlayer insulation 132, which is, for example, a silicon oxide film. Ru. In this case, as shown in FIG. 4, the defective part with poor coverage is eliminated, but since the silicon oxide film 32 is formed by applying a relatively strong substrate bias, the stress etc. in the silicon oxide rIIA 32 is : Am arrangement where the Am defect is the base pattern! 2, which caused wire breakage.

[発明が解決しようとする問題点] 上述のように、従来の層間絶縁膜作成方法においては、
基板バイアスを印加しないスパッタリング法においては
、カバレッジの悪い欠陥部分41が発生する。また、第
4図に示されるように、比較的強い基板バイアスを半導
体基板1に印加した状態でシリコン酸化膜32を形成す
る場合、シリコン酸化11132内のス]〜レス等によ
り△艶配wA2においてAn欠損による欠陥部分42が
発生する。
[Problems to be solved by the invention] As mentioned above, in the conventional interlayer insulating film forming method,
In the sputtering method in which no substrate bias is applied, defective portions 41 with poor coverage occur. In addition, as shown in FIG. 4, when forming the silicon oxide film 32 with a relatively strong substrate bias applied to the semiconductor substrate 1, the Δgloss pattern wA2 is affected by the scratches etc. in the silicon oxide 11132. A defective portion 42 is generated due to An deficiency.

さらに、処理能力のvA点からは、半導体基板1に基板
バイアスを強く印加ずればするほど形成されるシリコン
酸化132の平坦化は図れるが、この場合層間絶縁膜の
成膜速瓜が低下するどいづ問題点があった。
Furthermore, from the vA point of processing capacity, the stronger the substrate bias applied to the semiconductor substrate 1, the more flat the formed silicon oxide 132 can be, but in this case, the speed of forming the interlayer insulating film will decrease. There was a problem.

それゆえ、この発明の目的は上述のような欠点を除去し
、いわゆる゛くびれ″やAU欠損などの欠陥の生じない
層間絶縁膜を容易に得ることのできる半導体装置の製造
方法を提供することである。
Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that can eliminate the above-mentioned drawbacks and easily obtain an interlayer insulating film free from defects such as so-called "constriction" and AU defects. be.

[問題点を解決するための手段] この発明においては、従来のスパッタリング法における
成膜の長所および短所を考慮し、層間絶縁膜を多層構造
にして層間絶縁膜の特性向上を図゛   る。ここで、
従来のスパッタリング法の長所および短所を整理すると
以下のようになる。
[Means for Solving the Problems] In the present invention, the advantages and disadvantages of film formation using the conventional sputtering method are considered, and the characteristics of the interlayer insulating film are improved by forming the interlayer insulating film into a multilayer structure. here,
The advantages and disadvantages of conventional sputtering methods are summarized as follows.

(1) 基板バイアス無しの場合 (1) 長所 膜中のストレスが少なく 、A p−欠損に強い。また
、成膜速度が速い。
(1) Case without substrate bias (1) Advantages: Less stress in the film, strong against Ap- deficiency. In addition, the film formation rate is fast.

(11)  短所 カバレッジが悪く、耐圧も低い。(11) Disadvantages Coverage is poor and breakdown voltage is low.

<2)  !!板バイアス有り(バイアス電圧が小さい
場合)の場合 (1) 長所 イオン、電子等による基板へのダメージが少ない。耐圧
が高い。
<2)! ! With plate bias (when bias voltage is small) (1) Advantages: Less damage to the substrate by ions, electrons, etc. High pressure resistance.

(11)  短所 カバレッジが良くない。(11) Disadvantages Coverage is not good.

(3) 基板バイアス有り(バイアス電圧が大きい場合
)の場合 (1) 長所 カバレッジが良い。
(3) With substrate bias (when the bias voltage is large) (1) Advantages Good coverage.

(11)  短所 ス1〜レスが大きく、Am欠損が発生する。成膜速度が
遅い。
(11) Disadvantages: 1~res is large and Am deficiency occurs. Film formation speed is slow.

したがっC1まヂ、All欠損に強い基板バイアスを印
加しないスパッタリング法を用いて下地パターン(Af
l配線)および半導体基板の表面を覆うように層間絶縁
膜を形成する。次に、基板バイアス電圧を印加してさら
に層間絶縁膜を形成する。
Therefore, for C1, the underlying pattern (Af
An interlayer insulating film is formed to cover the surface of the semiconductor substrate (1 wiring) and the semiconductor substrate. Next, a substrate bias voltage is applied to further form an interlayer insulating film.

特定的【;は、印加する塞板電圧を比較的強くして層間
絶縁膜を形成する。
In the specific case [;, the interlayer insulating film is formed by applying a relatively strong blocking voltage.

[作用J 上述のように、基板バイアス電圧を印加しない6一 で層間絶縁膜を形成する工程と基板バイアス電圧を印加
して層間絶縁膜を形成する工程とを両方用いて形成して
いるので、各スパッタリング法の上述の長所が生かされ
、短所ができるだけ少なくなる。すなわち、基板バイア
ス電圧を印加しないで層rtIJ$8縁膜を形成するこ
とにより、ストレスが少なく、A見欠損に強い層間絶縁
膜で半導体基板およびAm配線を覆うことができる。し
たがって、従来生じていたAQ、配線におけるAfl欠
損が生じない。さらに、次に基板バイアスを印加して層
間絶縁膜を形成することにより、カバレッジの良い平坦
な層間絶縁膜が形成される。この基板バイアス電圧を印
加して形成した層間絶縁膜は、従来A立欠損を生じさせ
ていたが、この発明においては、AQ、配線が基板バイ
アスを印加しないで形成した層間絶縁膜により覆われて
いるので、Afl欠損は生じない。
[Function J] As mentioned above, since the interlayer insulating film is formed using both the step of forming the interlayer insulating film without applying the substrate bias voltage and the step of forming the interlayer insulating film by applying the substrate bias voltage, The above-mentioned advantages of each sputtering method are exploited and the disadvantages are minimized. That is, by forming the layer rtIJ$8 edge film without applying a substrate bias voltage, it is possible to cover the semiconductor substrate and the Am wiring with an interlayer insulating film that is less stressed and resistant to A defects. Therefore, AQ and Afl defects in wiring, which conventionally occur, do not occur. Furthermore, by applying a substrate bias to form an interlayer insulating film, a flat interlayer insulating film with good coverage is formed. The interlayer insulating film formed by applying this substrate bias voltage conventionally caused A standing defects, but in this invention, the AQ and wiring are covered with the interlayer insulating film formed without applying the substrate bias voltage. Therefore, Afl deficiency does not occur.

[発明の実施例] 以下、この発明の一実施例を図について説明する。[Embodiments of the invention] An embodiment of the present invention will be described below with reference to the drawings.

第1図はこの発明の一実施例である層間絶縁膜を形成し
た半導体装置の概略断面構造を示す図である。第1図に
おいて、半導体基板1上に下地パターンであるAm配線
2が形成される。次に、この発明の特徴として半導体基
板1および下地パターン2の全表面を覆うように基板バ
イアスを印加しないスパッタリング法を用いて薄い層間
絶縁膜(本実施例においてはシリコン酸化膜)31が形
成され、さらにシリコン酸化膜31上に比較的強い基板
バイアスを印加してスパッタリング法により層間絶縁膜
(本実施例においてはシリコン酸化膜)32が形成され
る。次に、第1図を参照してこの発明の一実施例である
半導体装置の製造方法について順次説明する。まず、半
導体基板1上に形成されたAIIL配l112のパター
ン上に、基板バイアス電圧を印加せずにスパッタリング
法を用いてシリコン酸化1131が形成される。このシ
リコン酸化膜31の膜厚は下地のAm配線2を保護する
程度の薄い膜厚である。ここで、シリコン酸化膜31は
カバレッジが悪くなるほど必要以上に厚く形成しないよ
うに注意する。次に、基板バイアス電圧を比較的強く印
加してスパッタリング法を用いてシリコン酸化1i32
が形成される。このシリコン酸化膜32はカバレッジは
良いがその膜のストレスは高い。しかしながら、前述の
シリコン酸化*31が既に形成されているので、シリコ
ン酸化膜32による躾のストレスは直接A 11−配置
t12に影響を与えない。したがって△庭欠損等の欠陥
は発生しない。
FIG. 1 is a diagram showing a schematic cross-sectional structure of a semiconductor device in which an interlayer insulating film is formed, which is an embodiment of the present invention. In FIG. 1, an Am wiring 2 as a base pattern is formed on a semiconductor substrate 1. As shown in FIG. Next, as a feature of the present invention, a thin interlayer insulating film (silicon oxide film in this embodiment) 31 is formed using a sputtering method without applying a substrate bias so as to cover the entire surface of the semiconductor substrate 1 and the underlying pattern 2. Further, an interlayer insulating film (silicon oxide film in this embodiment) 32 is formed on the silicon oxide film 31 by sputtering while applying a relatively strong substrate bias. Next, a method for manufacturing a semiconductor device, which is an embodiment of the present invention, will be sequentially explained with reference to FIG. First, silicon oxide 1131 is formed on a pattern of AIIL interconnection 112 formed on semiconductor substrate 1 by sputtering without applying a substrate bias voltage. The thickness of this silicon oxide film 31 is small enough to protect the underlying Am wiring 2. Here, care must be taken not to form the silicon oxide film 31 so thickly as to cause poor coverage. Next, silicon oxide 1i32 is formed by applying a relatively strong substrate bias voltage and using a sputtering method.
is formed. Although this silicon oxide film 32 has good coverage, the stress of the film is high. However, since the aforementioned silicon oxide *31 has already been formed, the stress caused by the silicon oxide film 32 does not directly affect the A11-arrangement t12. Therefore, defects such as △ garden defects do not occur.

なお、上記実施例においては、層間絶縁膜の形成過程を
2段階としたが、処理能力を上げるために、バイアスス
パッタリング法におけるバイアス電圧を2段階に変化さ
せて暦l!llI/Pi緑膜を形成してもよい。
In the above embodiment, the interlayer insulating film was formed in two stages, but in order to increase throughput, the bias voltage in the bias sputtering method was changed in two stages. An llI/Pi green membrane may be formed.

第2図は、この発明の他の実施例である半導体装置の概
略断面構造を示す図である。第2図において、半導体基
板1上に形成されているAJI配線2上に基板バイアス
電圧を印加しない状態でスパッタリング法を用いてシリ
コン酸化11131が形成される。このシリコン酸化I
!31はAl欠損に強いストレスの少ない膜として保護
膜の作用をする。
FIG. 2 is a diagram showing a schematic cross-sectional structure of a semiconductor device according to another embodiment of the present invention. In FIG. 2, silicon oxide 11131 is formed on AJI wiring 2 formed on semiconductor substrate 1 by sputtering without applying a substrate bias voltage. This silicon oxide I
! 31 acts as a protective film as a film that is strong against Al deficiency and has low stress.

次に、基板バイアス電圧を比較的強く印加した状態でス
パッタリング法により平坦なシリコン酸化膜32が形成
される。さらに、耐圧を高め、かつ高速で成膜するため
に、基板バイアス電圧を比較的弱く印加してスパッタリ
ング法によりシリコン酸化膜33が形成される。上述の
ようにして層間絶縁膜を形成すれば、カバレッジが良く
、かつ耐圧も高く、かつさらにストレスやAfL欠損に
強く、成膜速度の速い層間絶縁膜が形成される。このと
き、各スパッタリング法が有する欠点は、各シリコン酸
化膜31−33の間で互いに相殺され、最小限に抑える
ことが可能となる。
Next, a flat silicon oxide film 32 is formed by sputtering while applying a relatively strong substrate bias voltage. Furthermore, in order to increase the withstand voltage and form the film at high speed, the silicon oxide film 33 is formed by sputtering with a relatively weak substrate bias voltage applied. By forming an interlayer insulating film as described above, an interlayer insulating film with good coverage, high breakdown voltage, resistance to stress and AfL defects, and fast film formation rate can be formed. At this time, the drawbacks of each sputtering method are canceled out between each silicon oxide film 31-33, and can be minimized.

また、上記実施例においては、下地パターンとしてA交
配線を用い、かつ層間絶縁膜としてシリコン酸化膜を用
いているが、この発明の適用範囲はこれに限定されない
ことは営うまでもない。
Further, in the above embodiment, the A cross line is used as the underlying pattern and the silicon oxide film is used as the interlayer insulating film, but it goes without saying that the scope of application of the present invention is not limited thereto.

[発明の効果] 以上のように、この発明においては、層間絶縁膜を基板
バイアスをかけない状態で形成する工程と、次に基板バ
イアスを印加して形成する工程とを用いて多層構造にし
て作成している。したがって、従来問題となっていた“
くびれ″やAm欠損等の欠陥は発生せず、層間絶縁膜の
特性および素子特性を大幅に改善することが可能となる
。また、この発明においては、バイアススパッタリング
を行なう装置自体に対し何ら改造を施すことを必要とし
ないので、従来のバイアススパッタリング装置を用いて
容易に特性の良い層間絶縁膜を作成することが可能とな
る。
[Effects of the Invention] As described above, in the present invention, a multilayer structure can be formed by using a step of forming an interlayer insulating film without applying a substrate bias, and then a step of forming it with a substrate bias applied. Creating. Therefore, the conventional problem of “
Defects such as constrictions and Am defects do not occur, and it is possible to significantly improve the characteristics of the interlayer insulating film and the device characteristics.Furthermore, in this invention, the bias sputtering apparatus itself does not need to be modified in any way. Since it is not necessary to apply a sputtering method, it is possible to easily create an interlayer insulating film with good characteristics using a conventional bias sputtering device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例による半導体装置の断面構
造の概略図である。第2図はこの発明の他の実施例であ
る半導体装置の概略断面構造を示す図である。第3図は
従来のスパッタリング法による層間絶縁膜を有する半導
体装置の概略断面構造を示す図である。第4図は、従来
のバイアススパッタリング法による層間絶縁膜を有する
半導体装置の概略断面構造を示す図である。 図において、1は半導体基板、2はAU配線、31は基
板バイアスを印加しないスパッタリング法により形成さ
れたシリコン酸化膜、32は比較的強い基板バイアス電
圧を印加してスパッタリング法により形成したシリコン
酸化膜、33は、比較的弱い基板バイアス電圧を印加し
てスパッタリング法により形成したシリコン酸化膜、4
1はカバレッジの悪い欠陥部分、42は△艶欠損による
欠陥部分。 なお、図中、同符号は同一もしくは相当部を示す。 代  理  人     大  岩  増  雄(へ)
         ) −へ茗  笥
FIG. 1 is a schematic diagram of a cross-sectional structure of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a diagram showing a schematic cross-sectional structure of a semiconductor device according to another embodiment of the present invention. FIG. 3 is a diagram showing a schematic cross-sectional structure of a semiconductor device having an interlayer insulating film formed by a conventional sputtering method. FIG. 4 is a diagram showing a schematic cross-sectional structure of a semiconductor device having an interlayer insulating film formed by a conventional bias sputtering method. In the figure, 1 is a semiconductor substrate, 2 is an AU wiring, 31 is a silicon oxide film formed by a sputtering method without applying a substrate bias, and 32 is a silicon oxide film formed by a sputtering method with a relatively strong substrate bias voltage applied. , 33 are silicon oxide films formed by sputtering with a relatively weak substrate bias voltage applied, 4
1 is a defective area with poor coverage, and 42 is a defective area due to gloss loss. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Agent: Masuo Oiwa
) −Hemei 笥

Claims (4)

【特許請求の範囲】[Claims] (1)スパッタリング法を用いて半導体基板上に層間絶
縁膜を作成する半導体装置の製造方法であって、 前記半導体基板にバイアス電圧を印加しない状態で第1
の層間絶縁膜を形成する第1の工程と、前記第1の工程
の後、前記半導体基板にバイアス電圧を印加した状態で
第2の層間絶縁膜を形成する第2の工程とを含む半導体
装置の製造方法。
(1) A method for manufacturing a semiconductor device in which an interlayer insulating film is formed on a semiconductor substrate using a sputtering method, wherein a first step is performed in a state where no bias voltage is applied to the semiconductor substrate.
a first step of forming an interlayer insulating film; and a second step of forming a second interlayer insulating film while applying a bias voltage to the semiconductor substrate after the first step. manufacturing method.
(2)前記第1の工程で形成される層間絶縁膜の膜厚は
、前記第2の工程で形成される層間絶縁膜の膜厚よりも
薄い、特許請求の範囲第1項記載の半導体装置の製造方
法。
(2) The semiconductor device according to claim 1, wherein the interlayer insulating film formed in the first step is thinner than the interlayer insulating film formed in the second step. manufacturing method.
(3)前記第2の工程は、予め定められた第1のバイア
ス電圧を前記半導体基板へ与えて対応する層間絶縁膜を
形成するステップと、 前記第1のバイアス電圧と異なる予め定められた第2の
バイアス電圧を前記半導体基板へ与えて対応する層間絶
縁膜を形成するステップとを含む、特許請求の範囲第1
項または第2項記載の半導体装置の製造方法。
(3) The second step includes applying a predetermined first bias voltage to the semiconductor substrate to form a corresponding interlayer insulating film, and applying a predetermined first bias voltage different from the first bias voltage to the semiconductor substrate. and applying a bias voltage of 2 to the semiconductor substrate to form a corresponding interlayer insulating film.
A method for manufacturing a semiconductor device according to item 1 or 2.
(4)前記第1のバイアス電圧は、前記第2のバイアス
電圧より高い、特許請求の範囲第3項記載の半導体装置
の製造方法。
(4) The method for manufacturing a semiconductor device according to claim 3, wherein the first bias voltage is higher than the second bias voltage.
JP3373685A 1985-02-20 1985-02-20 Manufacture of semiconductor device Pending JPS61193469A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02515A (en) * 1987-12-02 1990-01-05 Canon Inc Ink jet head, base for the head, manufacture thereof and ink jet device using the head
JP2021047422A (en) * 2015-09-08 2021-03-25 コーニング インコーポレイテッド Methods of forming optical system components

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