JPS61193457A - シリコン半導体基板 - Google Patents
シリコン半導体基板Info
- Publication number
- JPS61193457A JPS61193457A JP3306985A JP3306985A JPS61193457A JP S61193457 A JPS61193457 A JP S61193457A JP 3306985 A JP3306985 A JP 3306985A JP 3306985 A JP3306985 A JP 3306985A JP S61193457 A JPS61193457 A JP S61193457A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicon
- spattering
- silicon substrate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置製造のだめのシリコン基板に関する
ものである０ 〔従来の技術〕 従来、この種の半導体基板は、半導体装置製造プロセス
中に混入する期待しない不純物を捕獲するために、基板
の裏面に歪層が形成される０半導体装置の製造プロセス
中に基板表面に付着した不純物は熱処理工程を経て、基
板裏面の歪場に捕獲される。この歪層の従来技術として
はサンドブラスト法がある。
ものである０ 〔従来の技術〕 従来、この種の半導体基板は、半導体装置製造プロセス
中に混入する期待しない不純物を捕獲するために、基板
の裏面に歪層が形成される０半導体装置の製造プロセス
中に基板表面に付着した不純物は熱処理工程を経て、基
板裏面の歪場に捕獲される。この歪層の従来技術として
はサンドブラスト法がある。
上述した従来のサンドブラスト法による歪層技術では、
重付用に用いる８１０１粒子がプロセス中の汚染源とな
り易い。すなわち、８ｉ０２粒子に含まれる不純物１例
えば重金属、アルカリ金属等がＬＳＩの不良の原因とな
る０又基板裏面に打ち込まれた粒子はＬＳＩの製造プロ
セスを経るにつれて、外部に飛び出して来る。この為に
７オトレジストエ程ではパターン異状となり、ＣＶＩ）
工程等では粒子上への堆積が起り突起となり、ＬＳＩの
不良の原因となり易い。
重付用に用いる８１０１粒子がプロセス中の汚染源とな
り易い。すなわち、８ｉ０２粒子に含まれる不純物１例
えば重金属、アルカリ金属等がＬＳＩの不良の原因とな
る０又基板裏面に打ち込まれた粒子はＬＳＩの製造プロ
セスを経るにつれて、外部に飛び出して来る。この為に
７オトレジストエ程ではパターン異状となり、ＣＶＩ）
工程等では粒子上への堆積が起り突起となり、ＬＳＩの
不良の原因となり易い。
サンドブラスト法は確かに簡便で、女価な方法であるが
、上述した様な不利な点が多く、微細な構造を有する超
ＬＳＩ素子においては、問題となってきており、ゲッタ
リング技術としては最適な方法ではない。
、上述した様な不利な点が多く、微細な構造を有する超
ＬＳＩ素子においては、問題となってきており、ゲッタ
リング技術としては最適な方法ではない。
本発明の目的とするところは、半導体装置用のシリコン
基板として、不純物又は粒子発生のないゲッタリング用
基板を提供することである。
基板として、不純物又は粒子発生のないゲッタリング用
基板を提供することである。
本発明のシリコン半導体基板はまず基板裏面の歪付を不
活性ガスを用いたスパッタリングエッチにより行うこと
と、このスパッタリングによる歪層上に、ポリシリコン
膜を堆積することを特徴とするものである。
活性ガスを用いたスパッタリングエッチにより行うこと
と、このスパッタリングによる歪層上に、ポリシリコン
膜を堆積することを特徴とするものである。
次に本発明について図面を参照して説明する。
第１図は本発明による半導体基板を示す断面図である。
図の１はシリコン基板であり、これをアルゴンスパッタ
リング装置により基板１の片面を真空度０．０５ Ｔｏ
ｒｒ、 ３ Ｑ分の処理で〜０．２μｍの深さにエツチ
ングをする。この処理によシ基板１の片面に表面が粗れ
た歪層２が形成される。この処理はサンドブラスト法の
ように粒子の発生がなく、清浄な歪層を形成できる。
リング装置により基板１の片面を真空度０．０５ Ｔｏ
ｒｒ、 ３ Ｑ分の処理で〜０．２μｍの深さにエツチ
ングをする。この処理によシ基板１の片面に表面が粗れ
た歪層２が形成される。この処理はサンドブラスト法の
ように粒子の発生がなく、清浄な歪層を形成できる。
次にこのシリコン基板を常圧式又は減圧式ＣＶ’Ｄ装置
により成長温度が〜６５０℃でそのポリシリコン膜３を
〜１．５μｍ堆槓する。ζ０ポリシリコン膜の作用はそ
の粒界による歪場の形成が公知であるが、スパッタリン
グによる歪層２のアニーリング防止の働さも兼ねている
。
により成長温度が〜６５０℃でそのポリシリコン膜３を
〜１．５μｍ堆槓する。ζ０ポリシリコン膜の作用はそ
の粒界による歪場の形成が公知であるが、スパッタリン
グによる歪層２のアニーリング防止の働さも兼ねている
。
本発明の半導体基板の製造け、シリコン基板製造工程中
の中間（−次研磨後）作業として行えば、簡単に且つ安
価にできるＯポリシリコン膜の堆積後は最終ポリンング
工程を打て製品とすることができる。又ポリシリコンの
膜厚が０５μｍ以下の場合は、デバイスプロセスの熱酸
化・エツチング工程を経ると、ポリシリコン膜がなくな
りゲッター作用が低下する０−力ホリシリコン膜厚が２
．０μｍ以上の場合は、ウニＩ・−を反らせ過さ゛てス
リップ発生することが実験より判明したＱ第２図は本発
明による基板１１がＬＳＩの製造プロセスを経るにつれ
て例えは酸化・拡散工程で歪層１２とポリシリコン膜１
３により誘起された結晶欠陥層１５（歪場）を示したも
のである０種々のプロセス（フォトレジスト、酸化、拡
散、エツチング、イオン注入、他）で基板表面１４から
進入する期待しない不純物を歪場１５１’！：捕獲でき
る。
の中間（−次研磨後）作業として行えば、簡単に且つ安
価にできるＯポリシリコン膜の堆積後は最終ポリンング
工程を打て製品とすることができる。又ポリシリコンの
膜厚が０５μｍ以下の場合は、デバイスプロセスの熱酸
化・エツチング工程を経ると、ポリシリコン膜がなくな
りゲッター作用が低下する０−力ホリシリコン膜厚が２
．０μｍ以上の場合は、ウニＩ・−を反らせ過さ゛てス
リップ発生することが実験より判明したＱ第２図は本発
明による基板１１がＬＳＩの製造プロセスを経るにつれ
て例えは酸化・拡散工程で歪層１２とポリシリコン膜１
３により誘起された結晶欠陥層１５（歪場）を示したも
のである０種々のプロセス（フォトレジスト、酸化、拡
散、エツチング、イオン注入、他）で基板表面１４から
進入する期待しない不純物を歪場１５１’！：捕獲でき
る。
本発明によるシリコン半導体基板は裏面重付による粒子
の二次汚染がない清浄な歪付ができる〇又バッチ処理に
より大量処理が可能で、歪量の制御が容易である等のオ
リ点がある。ざらにこの歪層をポリシリコン膜で覆うこ
とによシ、スパッタリングによる歪層のアニーリングを
防止して、且つポリシリコン膜自体によるゲッタリング
作用をも働かせて歪層とポリシリコン膜による相乗効果
により強力なゲッタリング力を発揮できる０以上説明し
たように本発明のシリコン半導体基板を用いてＬＳＩを
製造すれば、不必要な不純物を吸収してＬＳＩの特性不
良を低減し、歩Ｗ勺向上に寄与できるものである。
の二次汚染がない清浄な歪付ができる〇又バッチ処理に
より大量処理が可能で、歪量の制御が容易である等のオ
リ点がある。ざらにこの歪層をポリシリコン膜で覆うこ
とによシ、スパッタリングによる歪層のアニーリングを
防止して、且つポリシリコン膜自体によるゲッタリング
作用をも働かせて歪層とポリシリコン膜による相乗効果
により強力なゲッタリング力を発揮できる０以上説明し
たように本発明のシリコン半導体基板を用いてＬＳＩを
製造すれば、不必要な不純物を吸収してＬＳＩの特性不
良を低減し、歩Ｗ勺向上に寄与できるものである。
第１図は本発明の半導体基板の断面図である。
１・・・・・・シリコン基板、２・・・・・スパッタリ
ングによる歪層、３・・・・・・ポリシリコン膜、４・
・・・・基板表面０ 第２図は本発明の半導体基板か熱ノロセスを経たときの
断面図。 １１・・・シリコン基板、１２・・・・・・スパッタリ
ングによる歪層、１３・・・・・ポリシリコン膜、１４
・・・・・・基板表面、１５ ・・結晶欠陥（歪場）。 ゛・ −６
ングによる歪層、３・・・・・・ポリシリコン膜、４・
・・・・基板表面０ 第２図は本発明の半導体基板か熱ノロセスを経たときの
断面図。 １１・・・シリコン基板、１２・・・・・・スパッタリ
ングによる歪層、１３・・・・・ポリシリコン膜、１４
・・・・・・基板表面、１５ ・・結晶欠陥（歪場）。 ゛・ −６
Claims (1)
- シリコンウェハーの裏面を不活性ガス雰囲気中でスパ
ッタリングを行い、歪層を形成し、且つこの歪層上に０
．５〜２μｍ厚の多結晶シリコン層を有することを特徴
とするシリコン半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306985A JPS61193457A (ja) | 1985-02-21 | 1985-02-21 | シリコン半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306985A JPS61193457A (ja) | 1985-02-21 | 1985-02-21 | シリコン半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193457A true JPS61193457A (ja) | 1986-08-27 |
Family
ID=12376434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306985A Pending JPS61193457A (ja) | 1985-02-21 | 1985-02-21 | シリコン半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9122229B2 (en) | 2012-07-24 | 2015-09-01 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus with an exposed sheet-pressing swingable plate |
-
1985
- 1985-02-21 JP JP3306985A patent/JPS61193457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9122229B2 (en) | 2012-07-24 | 2015-09-01 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus with an exposed sheet-pressing swingable plate |
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