JPS61190968A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は薄膜半導体装置の製造方法に係り、特に高集積
化に有利な薄膜半導体装置の製造方法に関する。

〔発明の背景〕

絶縁基板上に薄膜半導体装置を形成すると、配線容量が
無くなるため、高速素子の実現が可能となる。これを実
現するには、絶縁基板上に単結晶半導体膜を形成するこ
とが必要である。古くから。

友ファイア基板上にシリコン膜をエピタキシャル−長さ
れる技術がある。これは、サファイア基板が高価である
ため、特定な素子に応用されている。

最近、安価な方法として、絶縁基板上で多結晶の半導体
層を溶融固化し、単結晶化させる方法が検討されている
。この方法は１石英基板のような絶縁基板に、気相反応
で多結晶シリコン膜を付け、これを、レーザーやカーボ
ンヒーター等で溶融再結晶化するものである。具体的に
図に従って一例を示す。

第５図は再結晶化方法を示す。石英基板１に気相反応で
厚さ０．５　μｍの多結晶シリコン膜を付け、図示した
ようにパターンニングする。後に素子を形成するシリコ
ン島２とそれを接続する連結部３で構成されている。こ
の上に保護膜としてシリコン酸化膜を形成する。次にレ
ーザー光や線状ヒーターを使い、シリコン島２を融点の
１４２０℃以上に加熱し、溶融再結晶化する。この時、
シリコン島２を連結した方向に再結晶化方向を一致させ
ると、再結晶化が均一に進行する０図中の矢印は結晶化
く６次に図を泪いて、薄膜素子として、ＭＯ８素子を形
成する工程を説明する。

第６図は、ＭＯ８薄膜トランジスタの製造工程を示す。

（ａ）において、シリコン島２を第５図に述べた方法で
再結晶化する６次の工程でＭＯＳトランジスタを形成す
る素子形成領域４を残して、他の不要部分を除去する。

（ｂ）において、素子形成領域４を酸化してゲート絶縁
膜を形成後低抵抗の多結晶シリコンからなるゲート５を
形成し、これをマスクとして、素子形成領域４の残りの
部分にリンを拡散し、ｎ３のソース、ドレインを形成す
る。（ｃ）において、全体にシリコン酸化膜の保護膜を
形成してから、素子形成領域４及びゲート５に、コンタ
クト六６を形成する。次に（ｄ）において、ゲート電極
７．ソース電極８．ドレイン電極９を形成する。以上は
、単体のＭＯＳ　）−ランジスタの工程であるが、集積
回路も基本的には同素子形成領域を形成することが必要
である。ここで集積回路の基本の一例として、Ｅ−Ｅ型
インバータを使ったリングオシレータの１単位部分の製
造方法を説明する。従来技術によれば、１個のシリコン
島から１個の素子形成領域を形成することを基本として
いる（特開昭５７−１３４９７０号公報）。

第７図は、２個のシリコン島２ａ、２ｂを再結晶化した
状態を示し、各島から１個の素子形成領域４ａ、４ｂを
分離する。シリコン島２ａ、２ｂを、別系統にして再結
晶化しているのが、従来法の特徴である。この場合、シ
リコン高量を分離するため１図示した間隔ｄが必要とな
る。通常のＬＳＩのプロセスではｄは約１０μｍである
。また結晶欠陥等をさけるため、シリコン島２ａ。

２ｂから約５〜１０μｍ内側に素子形成領域を設ける。

第８図は、第６図に示した基本的な工程を応用して形成
した、リングオシレータの１段分を示しである。素子形
成領域４ａ、４ｂは第７図と相対した位置に示しである
。この部分は、インバーター２０．３０で構成されてい
る。電源ライン１ｏ、アースライン１１、負荷ＭＯＳト
ランジスタゲート１２は共通となっている。入力電圧が
インバーター２０の駆動ＭＯＳゲート１３に印加される
と、出力電圧がインバーター３０の駆動ＭＯＳゲート１
４に印加され、信号が伝達されていくにの回路において
、インバーター２０と３０の間隔は素子形成領域４ａ、
４ｂの間隔で決定されており、これは、第７図で示した
ｄに依存している。集積度を高めるには、インバーター
２０゜３０を近接させることが必要であるが、これはｄ
によって制約されることになる。すなわち、従来の、シ
リコン島１個から素子形成領域１個を形成する方法には
、高集積化するうえで難点がある。

〔発明の目的〕

本発明の目的は、絶縁基板上で半導体層を島状にして再
結晶化する方法を使う場合において、高集積化に有利な
薄膜半導体装置の製造方法を提供ゝ・、！発明では、高
集積化に供い薄膜半導体装置の素子形成領域が小さくな
ることに着目し、単一の再結晶化領域から複数の素子形
成領域を分離することを特徴とする。

〔発明の実施例〕

次に本発明の実施例を第１図及び２図に従って説明する
。従来例の第５図及び第６図に相当の回路素子を例にあ
げて述べる。

第１図において、大きなシリコン島２ｃを、従来と同様
な方法で再結晶化する。次にこの中から、２個の素子領
域４ａ、４ｂを分離する。この場合、第７図で示したｄ
の間隔は不要となる。

第２図において、回路構成は第８図と全く同じである。

インバーター２０とインバーター３０の間隔は、配線幅
で制約される間隔まで近づけることができ、第８図の場
合より高集積化を達成できる。

ただし、シリコン島２ｃの大きさを無制限に大きくはで
きない。これは、石英とシリコンの熱膨―係数の差が大
きく、冷却後シリコン島にクラックが入ってしまうため
である。クラックの入らない限界は、例えばシリコンの
厚さが０．５μｍの場合約２００Ｘ２００μｍ２である
。はぼこの大きさのシリコン島を最大の単位とし連結す
れば良い。

次に異なる実施例を示す。ＬＳＩなどの高密度メモリ部
分に適する例を示す。

第３図に示すように、シリコン島２ｄから６個の素子形
成領域４ｃを切り出す。

第４図は、前実施例と同様なプロセスで、６個の素子形
成領域４ｃを単位とする、エンハンスメント型６Ｍ０Ｓ
トランジスタのスタチックメモリセルを形成した例を示
す。集積度が高められるとともに、各トランジスタの特
性が均一なメモリセルの形成が可能となる。

以上の実施例では、１個のシリコン島から２個の素子形
成領域を分離したが、さらに多く分離することも可能で
ある。また、横方向２個の素子形成領域を１個のシリコ
ン島に入れた例を述べたが、上下方向に複数偏入れるこ
とも同様に可能である。

また、一度溶融して再結晶化する方法について述べてい
るが、固相により再結晶化する場合も同様し である。また石英基板上で再結晶化する場合について述
べたが、シリコンウェハに形成した絶縁膜上で再結晶化
する場合にも同様に実施できる。また半導体層としてシ
リコンについて述べたが、ゲルマニウムや他の化合物半
導体の場合にも同様に適用できる。

〔発明の効果〕

以上述べた本発明によれば、素子形成領域の間隔を縮少
でき、集積回路の高密度化が可能となる。

集積度が高くなるほど素子形成領域が小さくなることか
ら、高集積の場合はどこの効果は著しくなり、有利とな
る。また、同一のシリコン島から複数の素子を形成する
ことになるので、特性の均一な回路を構成することも可
能となる。

【図面の簡単な説明】

第１図及び３図は本発明を説明するための再結晶化法を
説明するためのシリコン島平面図、第２図及び４図は本
発明を説明するための回路部分平面図、第５図及び第６
図は従来技術を説明するための再結晶化法を説明するた
めのシリコン島平面及び素子製造工程を説明するための
素子平面図を示す。第７図は従来例を説明するため再結
晶化法を説明するためのシリコン島平面図、第８図は従
来例を説明するための回路部分平面図を示す。 １・・・石英基板、２，２ａ、２ｂ、２ｃ、２ｄ−・シ
Ｈｌ　図 幕　２　図 Ｚリ　　　　　　３θ Ｂ５−イと、方にり 第　７　回

Claims (1)

1. 【特許請求の範囲】 １、絶縁基体上で結晶化を促進するため島状に分離して
   再結晶化した半導体膜領域から、複数の素子形成領域を
   分離することを特徴とする薄膜半導体装置の製造方法。 ２、上記特許請求の範囲第１項において、島状に分離さ
   れた半導体膜領域が、同一材料によつて結晶化方向に連
   結されていることを特徴とする薄膜半導体装置の製造方
   法。 ３、上記特許請求の範囲第１項、第２項の再結晶化が、
   半導体膜の溶融固化によりなされることを特徴とする薄
   膜半導体装置の製造方法。 ４、上記特許請求の範囲第１項〜第３項において、絶縁
   基体が、石英基板、ガラス基板、あるいは半導体基体上
   に形成された絶縁膜であり、半導体膜はシリコンである
   ことを特徴とする薄膜半導体装置の製造方法。