JPS61190386A - 表示制御方式 - Google Patents
表示制御方式Info
- Publication number
- JPS61190386A JPS61190386A JP60031797A JP3179785A JPS61190386A JP S61190386 A JPS61190386 A JP S61190386A JP 60031797 A JP60031797 A JP 60031797A JP 3179785 A JP3179785 A JP 3179785A JP S61190386 A JPS61190386 A JP S61190386A
- Authority
- JP
- Japan
- Prior art keywords
- screen memory
- address
- memory
- flag
- screen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置に係わり、侍に表示装置用画
面メモリのアドレシング方式に関するものである。
面メモリのアドレシング方式に関するものである。
画面メモリをメモリ空間の任意のアドレスにマツピング
可能とし、フラグの状態により「０」のときは通常メモ
リ、「１」のときは画面メモリをアクセスするようにし
た表示制御方式である。
可能とし、フラグの状態により「０」のときは通常メモ
リ、「１」のときは画面メモリをアクセスするようにし
た表示制御方式である。
第２図及び第３図は従来の表示制御方式を説明するもの
である。第２図及び第３図において、１はメモリ空間、
２はレジスタ、３は画面メモリ、４はディスプレイをそ
れぞれ示している。第２図において、画面にデータを表
示する場合、アドレスをレジスタ２にセットし、その後
にデータのＲ／Ｗ （リード／ライト）を特定アドレス
＃ａに対して実行すると、レジスタ２により間接アドレ
ス指定された画面メモリ３にデータがＲ／Ｗされる。
である。第２図及び第３図において、１はメモリ空間、
２はレジスタ、３は画面メモリ、４はディスプレイをそ
れぞれ示している。第２図において、画面にデータを表
示する場合、アドレスをレジスタ２にセットし、その後
にデータのＲ／Ｗ （リード／ライト）を特定アドレス
＃ａに対して実行すると、レジスタ２により間接アドレ
ス指定された画面メモリ３にデータがＲ／Ｗされる。
第３図において、画面にデータを表示する場合、固定ア
ドレス以降の画面メモリ３に直接データをＲ／Ｗする。
ドレス以降の画面メモリ３に直接データをＲ／Ｗする。
第２図の従来方式は、間接アドレシングのため画面メモ
リのアクセスの時間が長い、使用できるＣＰＵ命令が制
限されるという欠点を持ち、第３図の従来方式は、プロ
グラム領域の一部が画面メ干りに専有されるためプログ
ラムで使用できるメモリ空間が減少するという欠点を持
つ。
リのアクセスの時間が長い、使用できるＣＰＵ命令が制
限されるという欠点を持ち、第３図の従来方式は、プロ
グラム領域の一部が画面メ干りに専有されるためプログ
ラムで使用できるメモリ空間が減少するという欠点を持
つ。
本発明は、上記の考察に基づくものであって、画面メモ
リを通常のメモリ空間に位置づけ、且つメモリ空間上の
位置を可変に設定できるようにすることにより、効果的
な画面制御を行い得るようにした表示制御方式を提供す
ることを目的としている。
リを通常のメモリ空間に位置づけ、且つメモリ空間上の
位置を可変に設定できるようにすることにより、効果的
な画面制御を行い得るようにした表示制御方式を提供す
ることを目的としている。
そしてそのため本発明の表示制御方式は、画面メモリと
、ディスプレイと、プログラムを格納する記憶装置と、
中央処理装置とを有するデータ処理装置において、上記
画面メモリのアドレス空間上の位置を示すと共に任意の
値を設定できるアドレス・レジスタと、画面メモリが選
択されているか否かを示すフラグとを設け、アクセス・
アドレスが上記アドレス・レジスタの値と画面メモリの
大きさで定まる範囲内にあり且つ上記フラグが所定値を
持つ時に上記画面メモリをアクセスするように構成され
ていることを特徴としている。
、ディスプレイと、プログラムを格納する記憶装置と、
中央処理装置とを有するデータ処理装置において、上記
画面メモリのアドレス空間上の位置を示すと共に任意の
値を設定できるアドレス・レジスタと、画面メモリが選
択されているか否かを示すフラグとを設け、アクセス・
アドレスが上記アドレス・レジスタの値と画面メモリの
大きさで定まる範囲内にあり且つ上記フラグが所定値を
持つ時に上記画面メモリをアクセスするように構成され
ていることを特徴としている。
以下、本発明を実施例を参照しつつ説明する。
第１図は本発明の１実施例を説明する図である。
第１図において、５はアドレス・レジスタ、６はフラグ
をそれぞれ示している。なお、第２図、第３図と同一符
号は同一物を示している。例えば、メモリ空間はＩＭＢ
の大きさを有しており、画面メモリ３は１２８ＫＢの大
きさを有している。アドレス・レジスタ５には、画面メ
モリ３に割当てられたメモリ空間の先頭アドレスがセッ
トされている。フラグ６の値は、画面メモリ３をアクセ
スするか否かを切分けるものである。フラグ６が「１」
で且つアドレスがＸ（アドレス・レジスタ５の値）ない
しＸ＋Ｌ−１（Ｌは画面メモリの大きさ）の範囲にあれ
ば、画面メモリ３がアクセスされる。
をそれぞれ示している。なお、第２図、第３図と同一符
号は同一物を示している。例えば、メモリ空間はＩＭＢ
の大きさを有しており、画面メモリ３は１２８ＫＢの大
きさを有している。アドレス・レジスタ５には、画面メ
モリ３に割当てられたメモリ空間の先頭アドレスがセッ
トされている。フラグ６の値は、画面メモリ３をアクセ
スするか否かを切分けるものである。フラグ６が「１」
で且つアドレスがＸ（アドレス・レジスタ５の値）ない
しＸ＋Ｌ−１（Ｌは画面メモリの大きさ）の範囲にあれ
ば、画面メモリ３がアクセスされる。
通常、プログラムはシーケンシャルに動作する。
従って、プログラムＡを実行している時、画面メモリ３
を＃ａ以降のアドレス空間に位置づけ、プログラムＢを
実行している時は、画面メモリ３を＃ｂ以降のアドレス
空間に位置づける。
を＃ａ以降のアドレス空間に位置づけ、プログラムＢを
実行している時は、画面メモリ３を＃ｂ以降のアドレス
空間に位置づける。
第１図の実施例の動作について説明する。
■ タスク・ディスパッチにより、プログラムＡを実行
するフェーズに入る。この際、プログラムへの使用空間
は予め判明しているため、プログラムＡではアクセスし
ないアドレス領域に画面メモリ３を位置づける。即ち、
アドレス・レジスタ５に＃ａをセットすると共に、フラ
グ６を「１」にする。
するフェーズに入る。この際、プログラムへの使用空間
は予め判明しているため、プログラムＡではアクセスし
ないアドレス領域に画面メモリ３を位置づける。即ち、
アドレス・レジスタ５に＃ａをセットすると共に、フラ
グ６を「１」にする。
■ ここでプログラムＡが画面メモリ３をアクセスする
時は＃ａからの相対アドレスでアクセスする。
時は＃ａからの相対アドレスでアクセスする。
■ 次にディスパッチにより、プログラムＢを実行する
場合も同様にアドレス・レジスタ５に＃ｂをセットし、
フラグ６をｒｌＪにする。
場合も同様にアドレス・レジスタ５に＃ｂをセットし、
フラグ６をｒｌＪにする。
（４）以上の説明では、フラグ６の意味があまりないが
（応用例としてフラグを使用しなく、単に画面メモリを
移動する運用も可能）、例えばプログラムＡからプログ
ラムＢを呼ぶ場合、プログラムＢが画面メモリをアクセ
スしないプログラムであるならば、コールする際にフラ
グを制御して動作する。
（応用例としてフラグを使用しなく、単に画面メモリを
移動する運用も可能）、例えばプログラムＡからプログ
ラムＢを呼ぶ場合、プログラムＢが画面メモリをアクセ
スしないプログラムであるならば、コールする際にフラ
グを制御して動作する。
以上の説明から明らかなように、本発明によれば、プロ
グラムに割当てられるアドレス空間が減少しないこと及
び画面メモリを多様なＣＰＵ命令でアクセスできること
等の顕著な効果を奏することができる。
グラムに割当てられるアドレス空間が減少しないこと及
び画面メモリを多様なＣＰＵ命令でアクセスできること
等の顕著な効果を奏することができる。
第１図は本発明の１実施例を説明する図、第２図及び第
３図は従来の表示制御方式を説明する図である。 １・・・メモリ空間、２・・・レジスタ、３・・・画面
メモリ、４・・・ディスプレイ、５・・・アドレス・レ
ジスタ、６・・・フラグ。
３図は従来の表示制御方式を説明する図である。 １・・・メモリ空間、２・・・レジスタ、３・・・画面
メモリ、４・・・ディスプレイ、５・・・アドレス・レ
ジスタ、６・・・フラグ。
Claims (1)
- 画面メモリと、ディスプレイと、プログラムを格納する
記憶装置と、中央処理装置とを有するデータ処理装置に
おいて、上記画面メモリのアドレス空間上の位置を示す
と共に任意の値を設定できるアドレス・レジスタと、画
面メモリが選択されているか否かを示すフラグとを設け
、アクセス・アドレスが上記アドレス・レジスタの値と
画面メモリの大きさで定まる範囲内にあり且つ上記フラ
グが所定値を持つ時に上記画面メモリをアクセスするよ
うに構成されていることを特徴とする表示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031797A JPH0679208B2 (ja) | 1985-02-20 | 1985-02-20 | 表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60031797A JPH0679208B2 (ja) | 1985-02-20 | 1985-02-20 | 表示制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190386A true JPS61190386A (ja) | 1986-08-25 |
| JPH0679208B2 JPH0679208B2 (ja) | 1994-10-05 |
Family
ID=12341060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60031797A Expired - Lifetime JPH0679208B2 (ja) | 1985-02-20 | 1985-02-20 | 表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679208B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722281A (en) * | 1980-07-16 | 1982-02-05 | Hitachi Ltd | Display unit extended in address space |
| JPS6021087A (ja) * | 1983-07-15 | 1985-02-02 | 日本電気株式会社 | アドレス生成回路 |
| JPS6026984A (ja) * | 1983-07-26 | 1985-02-09 | 株式会社東芝 | デイスプレイシステム |
-
1985
- 1985-02-20 JP JP60031797A patent/JPH0679208B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722281A (en) * | 1980-07-16 | 1982-02-05 | Hitachi Ltd | Display unit extended in address space |
| JPS6021087A (ja) * | 1983-07-15 | 1985-02-02 | 日本電気株式会社 | アドレス生成回路 |
| JPS6026984A (ja) * | 1983-07-26 | 1985-02-09 | 株式会社東芝 | デイスプレイシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0679208B2 (ja) | 1994-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02235156A (ja) | 情報処理装置 | |
| JPH0221616B2 (ja) | ||
| JPS61190386A (ja) | 表示制御方式 | |
| JP3127620B2 (ja) | 命令解読装置 | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JPH04237346A (ja) | マイクロプロセッサシステム | |
| JPS59114622A (ja) | イニシヤルマイクロプログラムロ−デイング方式 | |
| JPS6269340A (ja) | 仮想メモリ装置 | |
| JPH06110828A (ja) | メモリ制御装置 | |
| JPS6087050U (ja) | デ−タ転送制御装置 | |
| JPS62151955A (ja) | メモリアドレツシング方式 | |
| JPS5897755A (ja) | 情報処理装置 | |
| JPS63226734A (ja) | メモリ制御方式 | |
| JPS63257044A (ja) | プログラマブルメモリマツピング方式 | |
| JPH0378096A (ja) | ワンチップマイクロコンピュータ | |
| JPS59157758A (ja) | 磁気記憶装置の共通制御方式 | |
| JPH02245845A (ja) | メモリ領域の切替設定方式 | |
| JPS60218146A (ja) | 記憶装置アドレス制御方式 | |
| JPS6350995A (ja) | スタツクメモリ装置 | |
| JPS58144958U (ja) | メモリ制御装置 | |
| JPH02259943A (ja) | ワークエリアを用いた演算制御装置 | |
| JPH02118729A (ja) | 情報処理装置 | |
| JPS63104156A (ja) | 情報処理装置 | |
| JPS58213371A (ja) | デ−タ処理システム | |
| JPS5921062B2 (ja) | メモリ競合制御方式 |