JPS61186026A - Ｄ／ａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル／アナログ（Ｄ／Ａ　）　変換回
路、特にパルス密度乗算方式を利用したＤ／Ａ変換回路
に関する。

〔従来の技術〕

この種のＤ／Ａ変換回路としては、従来からラダー抵抗
方式１重み定電流方式１周波数変調方式およびパルス密
度乗算方式によるもの等が知られている。このうち、回
路が簡単でかつ高精度の変換を行なうＫはパルス密度乗
算方式が最も優れている、と云われている。

第３図はパルス密度乗算方式によるＤ／Ａ変換回路の従
来例を示す構成図、第４図は第３図の動作を説明するた
めの波形図である。なお、第３図において、１はレジス
タ、２はアンドゲート、３はオアゲート、４はローパス
フィルタ（ＬＰＰ）、５は２進カウンタである。

アナログ信号に変換すべき入力信号（ＤＴ１〜ＤＴｎ）
は働適当なビット長Ｎの２進数値で表わされる（第３図
はＮ＝４の例である。）。入力信号ＤＴＩ〜ＤＴｎは書
き込み指令（ｗ’ｒｃ）によってレジスタ１にセットさ
れ、次の指令ＷＴＣ迄保持される。アンドゲート２．オ
アゲート３および力゛ウンタ５は２進パルス密度乗算（
Ｂｉｎａｒｙ　ＲａｔｅＭｕｌｔｉｐｌｉｏｒ　；以後
ＢＲ，Ｍと略記する。）のための回路を構成する。つま
り、入力信号の最上位ビット（ＭＳＢ）から数えて第１
ビツト目には、２進カウンタ５の出力信号であるクロツ
クレイトｆ。

の１／２のクロック、すなわち＠４Ｆｙ！Ｊ（ロ）の如
きｆ。／２のクロックのパルス列ｆ１が対応し、第２ビ
ツト目には第４図（ハ）の如きｆ。／４のクロックのパ
ルス列ｆ２が対応し、以下、順次第Ｎビット目に唸ｆ０
／２Ｎのクロックのパルス列ｆＮがそれぞれ対応する０
＃Ｉ３図は４ビツトの例（ｆ□〜ｆ４）であり、これら
のクロックｆ８〜ｆ４ＩＩ′ｉ第４１ＥＪに示されるよ
うＫ。

互いに時間的に重なり合わないように発生される。

入力信号の各ビットとそれに対応するクロックｆｉ（ｉ
−１−Ｎ）とは各々アンドゲート２で積がとられ、その
出力はオアゲート３で和がとられてＢＲ。

ＭＯ比出力なる。ＢＲＭの出力は′ｌ”または１０′か
らなるパルス列であり、その周期（Δｔ）は次式で表わ
される。

Δｔ−１／ｆ０Ｘ２Ｎ　　　　　　　・曲・　（１）ま
た、ローパスフィルタ（ＬＰＦ）４の特性トしては、こ
のΔｔの周期で所定のリップル分を除去し得るようにカ
ットオフ周波数が決定され、例えば時定数をＴｙＫ設定
した積分回路等によって構成することができる。

〔発明が解決しようとする問題点〕

しかしながら、このタイプのＤ／Ａ変換回路では、変換
時間が長ずきることがその問題点として指摘されている
。以下、この点についてもう少し具体的に説明する◇ ところで、変換時間（１ｎ）は次式で表わされる０１ｎ
−Δｔ＋’ｒｐｘτ　　　　　　　　・・・・・・　（
２）こ＼に、ｒは時定数ＴＰにより最終値の誤差を考慮
して決められる。例えばｔｎ−Δを後の最終値の誤差を
０．５％以内に収める場合には、τ≧５となる。したが
って、例えばビット長を１２ビツト、クロックレイトｆ
０を２０ＫＨｚとすれば、Δ１−長を１２ピツト、時定
数ＴＦをＴｙ−５０ｍＳ、　りｕツクレイトｆ。ｔ−ｆ
ｏ−２０ＫＨｚとして、最終値の誤差が０．５チに入る
迄の変換時間（１ｎ）を求めると、次式のようになる。

ｔｎ−Δｔ＋’ｒｙｘτ 一２００ｍ５＋５０ｍＳＸ５−４５０ｍＳ・・・・・・
　（３） 以上かられかるように１木刀式はクロックレイトｆ０と
ビット長Ｎによって表わされる変換時間Δｔおよび時定
数Ｔ）−によって、変換時間ｔｎが決定される。

ところで、一般にＤ／Ａ変換したアナログ信号は定電流
４〜２０ｍＡ（または定電圧１〜５ｖ）のレベルの出力
となっている。これは、ビット長Ｎでのフルスケールが
２０ｍＡ（またはＳＶ）に相当するもので、最小周波数
（ｆ、□）は次式の如く考えられる。

ここで、Ｍａはフルスケール出力時のΔを内におけるパ
ルス数、Ｍｂは最小出力時のΔを内におけるパルス数で
ある。（４）式に上述の如き具体的な数字をあてはめて
計算すると、 ｆｙニーｆ０Ｘ革ｘＭｂ ４Ｘ１０３ が得られる。これは、例えば４ｍＡ〜２０ｍＡの定電流
出力の仕様においては、ローパスフィルタ（ＬＰＦ）の
時定数（ＴＦ　）を次のように定めても良いということ
を表わしている０ 以上から、変換時間（ｉｎ）のうち時定数（ＴＦ）に起
因する変換時間分は、これを短縮できることがわかる。

これに対し、クロックレイトｆ０の周波数を上げろごと
は、次の理由により問題がある。

■　周波数を上げた場合は、第４図に示すｔ。Ｎの変動
分であるΔ’ＯＮが精度に影響を与える。

これは電圧変動や温度変動等の影響がドリフトとなって
現われることＫよるもので、通常Ｈｔ。Ｎ＞＞ΔｔＯＮ
とすることによりこの影響を無視できるようにしている
。したがって、”ＯＮ＞＞ΔｔｏＮとすす るためにクロツクレイトｆ、　（−下）は大きくするこ
とができない。

以上のように、パルス密度乗算方式によるＤ／Ａ変換回
路は、回路構成は簡単でかつ精度の高い部品を必要とし
ないこと、アナログ回路はローパスフィルタ（ＬＰＦ）
だけで他は論理信号であること、などの多くの利点を有
する一方、クロックレイトｆ。とビット長Ｎに起因する
変換時間が長くなるという問題点を持つことがわかる。

〔問題点を解決するための手段〕

パルス密度乗算方式を用いたＤ／Ａ変換回路において、
ビット位置の重みに応じたパルス列を作成するためのり
讐ツクを高、低２８！類用意する０〔作用〕 通常は低周波クロックで変換動作を行なわせ、新しい入
力信号と現在の入力信号との差が成る値以上となる所定
時間だけクロックを高周波側に切り換えて変換動作をさ
せることＫより、変換時間の短縮化を図る。

〔実施例〕

第１図はこの発明の実施例を示す構成図、第２図は第１
図の動作を説明するための波形図である。

１１図に示されるアンドゲート２、オアゲート３および
２進カウンタ５からなる２進パルス密度乗算回路（ＢＲ
Ｍ）は第３図と同様であり、またアナログ信号に変換す
べき２進入力量号（ＤＴ１〜ＤＴｎ）は出力指令（ＷＴ
Ｃ）によりレジスタ１にセットされ、その出力（Ｄｘ）
は各ビットの重みに従って定められたパルス列（ｆｘ）
との間でアンドゲート２により論理積がとられ、その出
力はオアゲート３により論理和がとられ、ＢＲＭの出力
としてローパスフィルタ４に接輩される点も第３図と同
様である。また、ローパスフィルタ４は、その時定数を
時間ＴＦとして設定された積分回路等から構成され、上
述の如きＢＲＭの出力パルス信号を受け、これにより２
進信号に対応したアナログ信号を出力する点も第３図と
同様である。

したがって、この発明はパルス列ｆｘヲ作成するための
クロックとしてｆｌｌのクロック発生部７（このクロッ
クレイトはｆＡとする）と第２のクロック発生部８（こ
のクロックレイトａｆＢ！−する）の２つを設け、これ
を切り換えて使用することを特徴としており、従来例と
の相違点もこ−にある。このとき、クロック発生部７お
よび８の出力であるクロックレイトｆＡ、ｆＢの切換え
は次のように行なわれる。

いま、定常的に使用されるクロックレイトを１人とする
と、レジスタ１の出力データ（Ｄｘ）はｆＡＫよって作
られたパルス列（ｆｘＡ）によりＤｘに対応するアナロ
グ信号を出力する０ここで、新たな入力信号がレジスタ
１に書き込まれると同時にカウンタ６を起動信号（５Ｔ
Ｔ）Ｋより起動し、所定時間（ＴＢ）が第２のクロック
ｆ述はり作られる。そして、パルス列（ｆｘＢ）により
出力レジスタの新たな出力データ（Ｄｙ）に対応するア
ナログ信号を出力するように、スイッチ９を切換えるよ
うにする。ＴＢはカウンタ６を起動後の所定時間とする
ため、８ＴＴでカウントを開始するカウンタ６により作
られ、所定時間経過したら再びスイッチ９はクロックレ
イト’ＸＡにより動作するようにする。

第２図はそのようすを示すもので、（イ）はしジスタ１
の出力ＤＸ、Ｄｙを、（ロ）はｆＡｓｆＢにて作られる
り資ツクパルス列ｆＸＡ　ｅ　ｆＸＢを、また（ハ）は
変換時間をそれぞれ示している。

ここで、八とｆＢとの関係をｆ人＜＜ｆｎとすれば、通
常は低速動作をし、新たな入力信号が書き込まれた後の
所定時間は高速動作することとなり、クロックレイトに
起因する変換時間を大幅に短縮することができる。しか
も通常は低速動作とするため、高精度を維持することが
できる。ただし、高速動作させることは第４図に示した
ｔ。Ｎに対する変動分ΔｔｏＮの影響が出るので、次の
条件で周波数の上限を設定する必要がある。

イ）新しい入力信号と現在の入力信号がある値以上の差
がある場合に高速動作に切換える構成では、変換時間（
１ｎ）に於ける最終値からの誤差（Ｚ）を何チに設定す
るかによって決まる。これは精度（α）は回路のドリフ
ト、経年変化によるｔ。Ｎの変動分でほぼ決まる。ここ
で、ΔｔＯＮは使用素子、電源変動、環境等によって決
まるもので、精度を向上させるにはΔｔｏＮ＜＜ｔ。Ｎ
とする必要が出てくる。

しかし、変換時間（１ｎ）に於ける最終値の誤差（Ｚ）
すむことになる。

口）一般に精度（α）は余裕度をβとした場合、ここで
、βは通常２〜５倍程度で設計される。また、定常時は
αで決められる周波数でり胃ツクレイトを決め、入力信
号の変化後の一定時間はα・βで決められる周波数のク
ロックを上限としても良いことになる。

以上のことから、ビット長を１２ビツト、時定数ＴＦを
（４）弐により０．２５　ｒｎｓ　、　　ｆ　ＸＡ　ｋ
　２０　ＫＨｚ。

ｆｘＢを２００　Ｋ１１ｚとして、ｆｉｉｆＩｉノ誤差
カ０．５　％に入る迄の変換時間（１ｎ）を求めると、
（３）式％式％ となる。これは、クロックレイトを２０ＫＨｚとしなお
、以上では第１のクロック発生部７と第２のクロック発
生部８は別々の基本クロックを有するが如くに説明した
が、基本クロックを１ヶ設け、これ会それぞれ分局して
ｆＡｓｆＢとするようにしても良いことは云う迄もない
。

〔発明の効果〕

この発明によれば、−パルス密度乗算回路を使用したＤ
／Ａ変換方式において、アナログ信号に変換すべき２進
入力量号の各ビットの重みに従って定められたパルス列
（ｆｘ）を２つのクロック（’Ａｐｆｎ）により切換え
て作成すべく、通常は低い周波数のクロックで動作させ
、２進入力量号に変化があった後の所定時間のみ高い周
波数のクロックで動作させることにより、変換時間を著
しく短縮することができる。また、変換時間終了後は再
び低い周波数のクロックで動作させるので、通常はパル
ス密度乗算方式の特徴である回路構成が簡単でかつ高精
度のＤ／Ａ変換が可能であるという利点をそのま＼生か
すことができる。

【図面の簡単な説明】

嬉１図はこの発明の実施例を示す構成図、Ｋ２図はＫ１
図の動作を説明するための波形図、第３図はパルス密度
乗算方式によるＤ／Ａ変換回路の従来例を示す構成図、
Ｋ４図は窮３図の動作を説明するための波形図である◇ 符号説明 １・・・・・・レジスタ、２・・・・・・アンドゲート
、３・・・・・・オアゲート、４・・・・・・ローパス
フイｋＪ）（ＬＰＰ）、５・・・・・・２進カウンタ、
６・・・・・・カウンタ、７・・・・・・第１クロック
発生部、８・・・・・・第２クロック発生部、９・・・
・・・切換スイッチ。

Claims (1)

1. 【特許請求の範囲】 １）アナログ信号に変換すべきデイジタル２進入力信号
   を保持する保持回路と、基準クロツクを分周し２進信号
   の各ビツトの重みに対応するクロツクレイトをもつパル
   ス列信号をそれぞれ発生する信号発生部と、各ビツトに
   対応するクロツクレイトをもつパルス列と各ビツトとの
   論理積および該論理積信号の論理和を演算する論理回路
   とを備え、該論理回路を介して２進入力信号に応じた数
   のパルス信号を得所定のフイルタを介して該パルス数に
   比例するアナログ量を得るＤ／Ａ変換回路において、前
   記信号発生部には互いに異なる周波数の第１、第２のク
   ロツクを設け、通常は第１のクロツクを用いて変換動作
   を行ない、２進入力信号が変化する所定時間だけは第２
   のクロツクにて変換動作を行なうことを特徴とするＤ／
   Ａ変換回路。 ２）特許請求の範囲第１項に記載のＤ／Ａ変換回路にお
   いて、前記クロツク源は共通とし互いに異なる分周比を
   もつて分周することにより周波数の異なるクロツク信号
   を得ることを特徴とするＤ／Ａ変換回路。 ３）特許請求の範囲第１項または第２項のいずれかに記
   載のＤ／Ａ変換回路において、前記第２クロツクの周波
   数を第１クロツクのそれよりも大きくすることを特徴と
   するＤ／Ａ変換回路。