JPS61173348A - 多数決演算回路 - Google Patents
多数決演算回路Info
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- JPS61173348A JPS61173348A JP1385585A JP1385585A JPS61173348A JP S61173348 A JPS61173348 A JP S61173348A JP 1385585 A JP1385585 A JP 1385585A JP 1385585 A JP1385585 A JP 1385585A JP S61173348 A JPS61173348 A JP S61173348A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- majority
- level
- rectifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多重処理系において各県の演算結果の判断を
行なう多数決演算回路に関し、ｎ個の多重系システムか
ら与えられる情報のうち、過半数以上の一致出力を間違
うことなく判断して出力し、誤った多数決演算出力を出
さず、しかも、自身を含めて、回路故障を確実に検知し
、かつ、速やかに通報することができるようにすること
により、フェイルセーフ性及び情報の信頼性を高めたも
のである。
行なう多数決演算回路に関し、ｎ個の多重系システムか
ら与えられる情報のうち、過半数以上の一致出力を間違
うことなく判断して出力し、誤った多数決演算出力を出
さず、しかも、自身を含めて、回路故障を確実に検知し
、かつ、速やかに通報することができるようにすること
により、フェイルセーフ性及び情報の信頼性を高めたも
のである。
従来の技術
システムダウンによって膨大な損害或は重大な事故が予
想されるシステム、例えば鉄道、交通管制、プラント、
発電所、電話等のシステムにおいては、３重系などの多
重処理系とし、この多重処理系の多数決をとることによ
り、ｌ系統が故障した場合にも、多数決原理によって、
システムダウンを防上するのが普通である。この場合、
多数決回路は２それ自身に故障が生じたときに、安全側
で停止するフェイルセーフな回路として構成する必要が
ある。このようなフェイルセーフな多数決演算回路の公
知例としては、例えば、電気学会論文誌 ５７−Ｃ１１
（昭和５７年４月）に発表された「内部三重系を持った
フェイルセーフ計算機システムの開発」がある、第３図
はこの公知技術の概略を示すものであって、Ａ−Ｃ系の
三重系処理システムに対応して３個備えられた非対称誤
り論理演算発振器１１〜１３の出力を整流回路２１〜２
３によって整流し、そのワイヤードオア出力から多数決
出力（２ｏｕｔ ｏｆ ３）を得るようになっている。
想されるシステム、例えば鉄道、交通管制、プラント、
発電所、電話等のシステムにおいては、３重系などの多
重処理系とし、この多重処理系の多数決をとることによ
り、ｌ系統が故障した場合にも、多数決原理によって、
システムダウンを防上するのが普通である。この場合、
多数決回路は２それ自身に故障が生じたときに、安全側
で停止するフェイルセーフな回路として構成する必要が
ある。このようなフェイルセーフな多数決演算回路の公
知例としては、例えば、電気学会論文誌 ５７−Ｃ１１
（昭和５７年４月）に発表された「内部三重系を持った
フェイルセーフ計算機システムの開発」がある、第３図
はこの公知技術の概略を示すものであって、Ａ−Ｃ系の
三重系処理システムに対応して３個備えられた非対称誤
り論理演算発振器１１〜１３の出力を整流回路２１〜２
３によって整流し、そのワイヤードオア出力から多数決
出力（２ｏｕｔ ｏｆ ３）を得るようになっている。
システムがｎ個の多重系となった場合にはそれに対応し
て論理演算発振器１１〜１３及び整流回路２１〜２３が
付加され、（ｎ／２）＜ｍとなるｍ個以上の入力があっ
たときに多数決出力を生じるように構成される。整流回
路２１〜２３はダイオードＤ ＩＩ” Ｄ Ｉ３、Ｄ２
１〜Ｄ２３及びコンデンサＣ２１〜Ｃ２３などを備える
一般的な倍電圧整流回路となっている。０１１〜ＣＩ３
は結合コンデンサである。
て論理演算発振器１１〜１３及び整流回路２１〜２３が
付加され、（ｎ／２）＜ｍとなるｍ個以上の入力があっ
たときに多数決出力を生じるように構成される。整流回
路２１〜２３はダイオードＤ ＩＩ” Ｄ Ｉ３、Ｄ２
１〜Ｄ２３及びコンデンサＣ２１〜Ｃ２３などを備える
一般的な倍電圧整流回路となっている。０１１〜ＣＩ３
は結合コンデンサである。
第４図（イ）は論理演算発振器１１〜１３の具体的な回
路例を示している０図において、Ｑ１〜Ｑ３はＮＰＮ型
トランジスタ、Ｒ１−Ｒ７は抵抗である。この発振回路
は入力端子ａに、 Ｖｉｎ＋ ＞（Ｒ１＋Ｒ；”Ｒ３）Ｖ ／ Ｒ３の入力
電圧Ｖｉｎ１が加わり、かつ、入力端子すに、 Ｖ ＜ Ｖ ｉｎ２＜ （Ｒ６＋Ｒ７）Ｖ／ Ｒｙを満
足する入力電圧Ｖｉｎ２が加わったときに発振するアン
ドゲートとして機能する。論理演算発振器１１〜１３の
出力は整流回路２１〜２３によって整流され、整流出力
として取出される。また入力端子ａ、ｂを共通にして入
力電圧Ｖｉｎを印加すると、 （ＲＩ＋Ｒ２＋Ｒ３）Ｖ ／ Ｒ３＜Ｖｉｎ＜（Ｒ６
＋Ｒ７）Ｖ／ Ｒ７の間の入力電圧Ｖｉｎで発振するウ
ィンドウ、コンパレータとなる。
路例を示している０図において、Ｑ１〜Ｑ３はＮＰＮ型
トランジスタ、Ｒ１−Ｒ７は抵抗である。この発振回路
は入力端子ａに、 Ｖｉｎ＋ ＞（Ｒ１＋Ｒ；”Ｒ３）Ｖ ／ Ｒ３の入力
電圧Ｖｉｎ１が加わり、かつ、入力端子すに、 Ｖ ＜ Ｖ ｉｎ２＜ （Ｒ６＋Ｒ７）Ｖ／ Ｒｙを満
足する入力電圧Ｖｉｎ２が加わったときに発振するアン
ドゲートとして機能する。論理演算発振器１１〜１３の
出力は整流回路２１〜２３によって整流され、整流出力
として取出される。また入力端子ａ、ｂを共通にして入
力電圧Ｖｉｎを印加すると、 （ＲＩ＋Ｒ２＋Ｒ３）Ｖ ／ Ｒ３＜Ｖｉｎ＜（Ｒ６
＋Ｒ７）Ｖ／ Ｒ７の間の入力電圧Ｖｉｎで発振するウ
ィンドウ、コンパレータとなる。
入力端子ａ、ｂを独立させて使用する場合には入力電圧
Ｖ ｉｎｌ またはＶｉｎ２の何れかが、また、入力端
ａ、ｂを共通にした場合には入力電圧Ｖｉｎが上記の条
件式を満足できなくなった場合、及び演算発振器１１〜
１３の各構成要素の何れかが、断線、短絡等の故障を生
じた場合には、論理演算発振器１１〜１３の発振動作が
停止し、整流出力が得られない、整流回路２１〜２３に
断線故障を生じた場合も同様である。従って、入力端子
ａ、ｂに接続されるＡ−Ｃ系の回路故障及び自己の回路
故障に対してフェイルセーフである。
Ｖ ｉｎｌ またはＶｉｎ２の何れかが、また、入力端
ａ、ｂを共通にした場合には入力電圧Ｖｉｎが上記の条
件式を満足できなくなった場合、及び演算発振器１１〜
１３の各構成要素の何れかが、断線、短絡等の故障を生
じた場合には、論理演算発振器１１〜１３の発振動作が
停止し、整流出力が得られない、整流回路２１〜２３に
断線故障を生じた場合も同様である。従って、入力端子
ａ、ｂに接続されるＡ−Ｃ系の回路故障及び自己の回路
故障に対してフェイルセーフである。
第４図（イ）に示した回路において、トランジスタＱ１
〜Ｑ３を、ＮＰＮ型のものからＰＮＰ型のものに代える
と、負の入力電圧で発振する論理演算発振器またはウィ
ンドウ、コンパレータを構成できる。第４図（ロ）はそ
の具体例を示し、入力端子ａ、 ｂにアースレベルより
低い入力電圧が印加されると発振する。
〜Ｑ３を、ＮＰＮ型のものからＰＮＰ型のものに代える
と、負の入力電圧で発振する論理演算発振器またはウィ
ンドウ、コンパレータを構成できる。第４図（ロ）はそ
の具体例を示し、入力端子ａ、 ｂにアースレベルより
低い入力電圧が印加されると発振する。
発明が解決しようとする問題点
ところで、この種の多数決演算回路は、ｎ個の多重系シ
ステムから与えられる情報のうち、過半数以上の一致出
力を間違うことなく判断して出力し、誤った演算出力を
出さないことと、一致、不一致検出を正確に行ない、多
数決回路自身を含めて、回路故障を確実に検知し、かつ
速やかに通報し得る機能を持つことが必要である。とこ
ろが、上記した公知技術では、ワイヤードオア入力側が
故障しても、その故障が出力側ではわからない。
ステムから与えられる情報のうち、過半数以上の一致出
力を間違うことなく判断して出力し、誤った演算出力を
出さないことと、一致、不一致検出を正確に行ない、多
数決回路自身を含めて、回路故障を確実に検知し、かつ
速やかに通報し得る機能を持つことが必要である。とこ
ろが、上記した公知技術では、ワイヤードオア入力側が
故障しても、その故障が出力側ではわからない。
出力側で故障検知を行なう例として、例えば第５図に示
すように、整流回路２１〜２３の各出力の論理積をとる
論理演算発振器３と、Ａ−Ｃ系から与えられる各入力信
号の論理積を取る論理演算発振器４を備え、論理演算発
振器３．４の出力の一致、不一致を検出することにより
、故障検知を行なう手段゛も考えられるが、この場合に
も、多数決出力０ＵＴＩ側の整流回路２１〜２３が故障
した場合にはこれを検知することができない。
すように、整流回路２１〜２３の各出力の論理積をとる
論理演算発振器３と、Ａ−Ｃ系から与えられる各入力信
号の論理積を取る論理演算発振器４を備え、論理演算発
振器３．４の出力の一致、不一致を検出することにより
、故障検知を行なう手段゛も考えられるが、この場合に
も、多数決出力０ＵＴＩ側の整流回路２１〜２３が故障
した場合にはこれを検知することができない。
問題点を解決するための手段
本発明は、上述する問題点を解決するため、ｎ個の入力
信号のうち、（ｎ／２）＜ｍとなるｍ個以上の入力があ
ったときに多数決出力を生じる多数決演算回路において
、ｎ個の入力信号を順次クランプして加え合わせる回路
と、加算レベルが（ｎ／２）＜ｍ個のレベルに対応する
ときに多数決出力を生じる回路と、加算レベルがｎ個の
レベルに対応しているか否かを監視してその監視出力を
生じる回路とを備えることを特徴とする。
信号のうち、（ｎ／２）＜ｍとなるｍ個以上の入力があ
ったときに多数決出力を生じる多数決演算回路において
、ｎ個の入力信号を順次クランプして加え合わせる回路
と、加算レベルが（ｎ／２）＜ｍ個のレベルに対応する
ときに多数決出力を生じる回路と、加算レベルがｎ個の
レベルに対応しているか否かを監視してその監視出力を
生じる回路とを備えることを特徴とする。
作用
上記構成の多数決演算回路によれば、加算出力のレベル
より、ｎ個の多正系システムから与えられる情報のうち
、過半数以上の一致出力を間違うことなく判断して出力
し、誤った多数決演算出力を出さない、また、加算出力
レベルより、自身を含めて、回路故障を確実に検知し、
かつ、速やかに通報することができる。
より、ｎ個の多正系システムから与えられる情報のうち
、過半数以上の一致出力を間違うことなく判断して出力
し、誤った多数決演算出力を出さない、また、加算出力
レベルより、自身を含めて、回路故障を確実に検知し、
かつ、速やかに通報することができる。
実施例
第１図は本発明に係る多数決演算回路の電気回路図であ
る０図において、第３図〜第５図と同一の参照符号は同
一性ある構成部分を示している。
る０図において、第３図〜第５図と同一の参照符号は同
一性ある構成部分を示している。
この実施例では、第４図で説明した非対称誤りの論理演
算発振器１１−１３のそれぞれに接続される整流回路２
１〜２３を、整流出力Ｖａ−Ｖｃが順次加算されるよう
に接続しである。即ち、整流回路２３の整流出力Ｖｃを
基準とした場合、整流回路２３の整流出力端を整流回路
２２のアース端子に接続し、整流回路２２の整流出力端
を整流回路２１のアース端子へと順次積上げ結線し、整
流回路２１の整流出力端子（イ）から加算出力を得るよ
うになっている。Ａ−Ｃ系から与えられる入力の全てが
高レベルである場合には、回路故障を生じていない限り
、整流回路２１〜２３の整流出力は高レベルＶｃ、Ｖｂ
及びＶａとなり、出力端子（イ）における加算出力は高
レベル（Ｖｃ＋Ｖｂ＋Ｖａ）となるが、Ａ−Ｃ系の一部
または全部の入力がなくなった場合には、その系に対応
する整流回路の整流出力Ｖｃ、Ｖｂ、Ｖａが低レベルに
なるから、出力端子（イ）における加算出力はその分だ
け低下する０例えば、Ａ系の入力がなくなったとすれば
、整流回路２１の出力が低レベルとなり、出力端（イ）
における加算出力レベルは、実質的に（Ｖｃ＋Ｖｂ）に
低下する。
算発振器１１−１３のそれぞれに接続される整流回路２
１〜２３を、整流出力Ｖａ−Ｖｃが順次加算されるよう
に接続しである。即ち、整流回路２３の整流出力Ｖｃを
基準とした場合、整流回路２３の整流出力端を整流回路
２２のアース端子に接続し、整流回路２２の整流出力端
を整流回路２１のアース端子へと順次積上げ結線し、整
流回路２１の整流出力端子（イ）から加算出力を得るよ
うになっている。Ａ−Ｃ系から与えられる入力の全てが
高レベルである場合には、回路故障を生じていない限り
、整流回路２１〜２３の整流出力は高レベルＶｃ、Ｖｂ
及びＶａとなり、出力端子（イ）における加算出力は高
レベル（Ｖｃ＋Ｖｂ＋Ｖａ）となるが、Ａ−Ｃ系の一部
または全部の入力がなくなった場合には、その系に対応
する整流回路の整流出力Ｖｃ、Ｖｂ、Ｖａが低レベルに
なるから、出力端子（イ）における加算出力はその分だ
け低下する０例えば、Ａ系の入力がなくなったとすれば
、整流回路２１の出力が低レベルとなり、出力端（イ）
における加算出力レベルは、実質的に（Ｖｃ＋Ｖｂ）に
低下する。
出力端（イ）には多数決回路５及び監視回路６が接続さ
れている。多数決回路５及び監視回路６はレベル検定器
として動作するものであって、論理演算発振器によって
構成する。特に前述のウィンドウ、コンパレータが適し
ている。
れている。多数決回路５及び監視回路６はレベル検定器
として動作するものであって、論理演算発振器によって
構成する。特に前述のウィンドウ、コンパレータが適し
ている。
多数決回路５は、Ａ−Ｃ系から与えられる３つの入力の
うち、２つ以上の入力が高レベルにある場合に多数決出
力ＯＵＴ＋を生じる。即ち、整流回路２１の出力端（イ
）における加算出力が３つの整流出力Ｖｃ、Ｖｂ及びＶ
ａのうち、２つ以上の整流出力を加算した高レベルにあ
るときに発振し、多数決出力ＯＵＴ＋を生じる。Ａ−Ｃ
系のうち、２つの系の入力が低レベルになった場合には
、発振できなくなるから、多数決出力０υＴ１はなくな
る。
うち、２つ以上の入力が高レベルにある場合に多数決出
力ＯＵＴ＋を生じる。即ち、整流回路２１の出力端（イ
）における加算出力が３つの整流出力Ｖｃ、Ｖｂ及びＶ
ａのうち、２つ以上の整流出力を加算した高レベルにあ
るときに発振し、多数決出力ＯＵＴ＋を生じる。Ａ−Ｃ
系のうち、２つの系の入力が低レベルになった場合には
、発振できなくなるから、多数決出力０υＴ１はなくな
る。
また、Ａ−Ｃ系のうち、２つ以上の系の入力が高レベル
であっても、論理演算発振器１１〜１３または整流回路
２１〜２３の回路故障により、出力端（イ）で見た加算
出力が１つの整流出力のレベル以下にあるときは、多数
決出力ＯＵＴ＋は生じない、更に、多数決回路５自身が
回路故障を生じた場合には論理演算発振動作が停止し、
多数決出力ＯＵＴ＋がなくなる。従って、回路故障に対
してフェイルセーフである。
であっても、論理演算発振器１１〜１３または整流回路
２１〜２３の回路故障により、出力端（イ）で見た加算
出力が１つの整流出力のレベル以下にあるときは、多数
決出力ＯＵＴ＋は生じない、更に、多数決回路５自身が
回路故障を生じた場合には論理演算発振動作が停止し、
多数決出力ＯＵＴ＋がなくなる。従って、回路故障に対
してフェイルセーフである。
監視回路６は出力端（イ）における出力レベルがＡ−Ｃ
系の高レベル時の加算出力であるか否かを検定する。即
ち、監視回路６は、出力端（イ）の出力レベルが、整流
回路２１〜２３の高レベル出力Ｖｃ、Ｖｂ、Ｖａを加算
したレベル（ｖｃ＋Ｖｂ＋Ｖａ）にあるときにのみ、発
振して監視出力０ＵＴ２を発生する。論理演算発振器１
１〜１３及び整流回路２１〜２３の１つでも、回路故障
を生じた場合には、出力端（イ）のレベルが（Ｖ Ｑ
＋Ｖｂ＋Ｖａ）を維持できなくなり、監視出力０ＵＴ２
がなくなる。つまり、監視回路６は高レベルの不一致と
同時に、論理演算発振器１１〜１３及び整流回路２１〜
２３の故障を検知するものである。
系の高レベル時の加算出力であるか否かを検定する。即
ち、監視回路６は、出力端（イ）の出力レベルが、整流
回路２１〜２３の高レベル出力Ｖｃ、Ｖｂ、Ｖａを加算
したレベル（ｖｃ＋Ｖｂ＋Ｖａ）にあるときにのみ、発
振して監視出力０ＵＴ２を発生する。論理演算発振器１
１〜１３及び整流回路２１〜２３の１つでも、回路故障
を生じた場合には、出力端（イ）のレベルが（Ｖ Ｑ
＋Ｖｂ＋Ｖａ）を維持できなくなり、監視出力０ＵＴ２
がなくなる。つまり、監視回路６は高レベルの不一致と
同時に、論理演算発振器１１〜１３及び整流回路２１〜
２３の故障を検知するものである。
しかも自己の回路故障を生じた場合にも監視出力０ＵＴ
２がなくなるから、回路故障に対して、フェイルセーフ
性を確保できる。
２がなくなるから、回路故障に対して、フェイルセーフ
性を確保できる。
第２図は本発明に係る多数決演算回路の別の実施例を示
している。この実施例では、Ａ−Ｃ系からの入力を、論
理演算発振１１１１−１３の入力端で並列に分岐して監
視回路７に入力し、監視回路７の出力と監視回路６の出
力とのワイヤードオア出力を監視出力０ＵＴ２とするよ
うになっている。
している。この実施例では、Ａ−Ｃ系からの入力を、論
理演算発振１１１１−１３の入力端で並列に分岐して監
視回路７に入力し、監視回路７の出力と監視回路６の出
力とのワイヤードオア出力を監視出力０ＵＴ２とするよ
うになっている。
監視回路７はＡ−Ｃ系の全入力が低レベルにあるときに
発振する論理演算発振器７１．つまり第４図（ロ）に示
した回路構成の論理演算発振器を備えて構成されている
。ツェナーダイオードＶｚは第４図（ロ）のアース点に
接続されてアース電位を与えており、論理演算発振器７
１は、ツェナーダイオードＶｚのツェナー電圧Ｅｚより
低い負入力（−Ｖ ＋ Ｅｚ）で発振する。７２は整流
回路である。従って、この監視回路７は、監視回路６が
高レベル時の入力の不一致を検知するのに対し、低レベ
ル時の入力の不一致を検知する回路として動作する。６
１は監視回路６を構成する論理演算発振器、６２は同じ
く整流回路、８１〜８３はＡ〜Ｃ系毎の処理回路ある。
発振する論理演算発振器７１．つまり第４図（ロ）に示
した回路構成の論理演算発振器を備えて構成されている
。ツェナーダイオードＶｚは第４図（ロ）のアース点に
接続されてアース電位を与えており、論理演算発振器７
１は、ツェナーダイオードＶｚのツェナー電圧Ｅｚより
低い負入力（−Ｖ ＋ Ｅｚ）で発振する。７２は整流
回路である。従って、この監視回路７は、監視回路６が
高レベル時の入力の不一致を検知するのに対し、低レベ
ル時の入力の不一致を検知する回路として動作する。６
１は監視回路６を構成する論理演算発振器、６２は同じ
く整流回路、８１〜８３はＡ〜Ｃ系毎の処理回路ある。
なお、上記実施例では、Ａ−Ｃ系の三重系システムを例
にとって説明したが、これより多重のｎ個の系のシステ
ムについても、同様に適用が可能であることはいうまで
もない。
にとって説明したが、これより多重のｎ個の系のシステ
ムについても、同様に適用が可能であることはいうまで
もない。
発明の効果
以上述べたように、本発明によれば、加算出力のレベル
から、ｎ個の多重系システムから与えられる情報のうち
、過半数以上の一致出力を間違うことなく判断して出力
し、誤った多数決演算出力を出さず、しかも、加算出力
レベルより、自身を含めて、回路故障を確実に検知し、
かつ、速やかに通報することができ、フェイルセーフ性
及び情報の信頼性の高い多数決演算回路を提供すること
ができる。
から、ｎ個の多重系システムから与えられる情報のうち
、過半数以上の一致出力を間違うことなく判断して出力
し、誤った多数決演算出力を出さず、しかも、加算出力
レベルより、自身を含めて、回路故障を確実に検知し、
かつ、速やかに通報することができ、フェイルセーフ性
及び情報の信頼性の高い多数決演算回路を提供すること
ができる。
第１図は本発明に係る多数決演算回路の電気回路図、第
２図は同じく別の実施例における電気回路図、第３図は
従来の多数決回路の電気回路図、第４図（イ）及び（ロ
）は非対称誤り論理演算発振器の電気回路図、第５図は
同じく別の従来例における電気回路図である。 １１〜１３・・・非対称誤り論理演算発振器２１〜２３
拳−・整流回路 ５・・・多数決回路 ６・・・監視回路第２図 第３図 う１ 第４図 （イ）
２図は同じく別の実施例における電気回路図、第３図は
従来の多数決回路の電気回路図、第４図（イ）及び（ロ
）は非対称誤り論理演算発振器の電気回路図、第５図は
同じく別の従来例における電気回路図である。 １１〜１３・・・非対称誤り論理演算発振器２１〜２３
拳−・整流回路 ５・・・多数決回路 ６・・・監視回路第２図 第３図 う１ 第４図 （イ）
Claims (2)
- （１）ｎ個の入力信号のうち、（ｎ／２）＜ｍとなるｍ
個以上の入力があったときに多数決出力を生じる多数決
演算回路において、ｎ個の入力信号を順次クランプして
加え合わせる回路と、加算レベルが（ｎ／２）＜ｍ個の
レベルに対応するときに多数決出力を生じる回路と、加
算レベルがｎ個のレベルに対応しているか否かを監視し
てその監視出力を生じる回路とを備えることを特徴とす
る多数決演算回路。 - （２）前記入力信号を与えるｎ個の非対称誤り論理演算
発振器と、これらの論理演算発振器のそれぞれに備えら
れ出力が順次加算されるように接続されたｎ個の整流回
路と、これらの整流回路の加算出力が（ｎ／２）＜ｍ個
の加算出力に対応するものであるときに多数決出力を生
じる多数決回路と、前記整流回路の加算出力がｎ個の加
算出力であるときに出力を生じる監視回路とを有するこ
とを特徴とする特許請求の範囲第１項に記載の多数決演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013855A JPH07113897B2 (ja) | 1985-01-28 | 1985-01-28 | 多数決演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013855A JPH07113897B2 (ja) | 1985-01-28 | 1985-01-28 | 多数決演算回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180423A Division JP2501271B2 (ja) | 1992-06-15 | 1992-06-15 | 論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173348A true JPS61173348A (ja) | 1986-08-05 |
| JPH07113897B2 JPH07113897B2 (ja) | 1995-12-06 |
Family
ID=11844885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013855A Expired - Lifetime JPH07113897B2 (ja) | 1985-01-28 | 1985-01-28 | 多数決演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113897B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109459U (ja) * | 1991-03-12 | 1992-09-22 | 日産デイーゼル工業株式会社 | デイーゼルエンジンの排気還流装置 |
| JPH0517147U (ja) * | 1990-12-28 | 1993-03-05 | 日産デイーゼル工業株式会社 | デイーゼルエンジンのｅｇｒ制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985153A (ja) * | 1982-11-08 | 1984-05-17 | Hitachi Ltd | 冗長化制御装置 |
| JPS59104248U (ja) * | 1982-12-28 | 1984-07-13 | 株式会社東芝 | 伝達冗長回路 |
-
1985
- 1985-01-28 JP JP60013855A patent/JPH07113897B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985153A (ja) * | 1982-11-08 | 1984-05-17 | Hitachi Ltd | 冗長化制御装置 |
| JPS59104248U (ja) * | 1982-12-28 | 1984-07-13 | 株式会社東芝 | 伝達冗長回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517147U (ja) * | 1990-12-28 | 1993-03-05 | 日産デイーゼル工業株式会社 | デイーゼルエンジンのｅｇｒ制御装置 |
| JPH04109459U (ja) * | 1991-03-12 | 1992-09-22 | 日産デイーゼル工業株式会社 | デイーゼルエンジンの排気還流装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07113897B2 (ja) | 1995-12-06 |
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