JPH07113897B2 - 多数決演算回路 - Google Patents
多数決演算回路Info
- Publication number
- JPH07113897B2 JPH07113897B2 JP60013855A JP1385585A JPH07113897B2 JP H07113897 B2 JPH07113897 B2 JP H07113897B2 JP 60013855 A JP60013855 A JP 60013855A JP 1385585 A JP1385585 A JP 1385585A JP H07113897 B2 JPH07113897 B2 JP H07113897B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- majority
- voltage doubler
- doubler rectifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、多重処理系において各系の演算結果の判断を
行なう多数決演算回路に関し、ｎ個の多重系システムか
ら与えられる情報のうち、過半数以上の一致出力を間違
うことなく判断して出力し、回路故障に起因する誤った
多数決演算出力を生じないフェイルセーフ性の高い多数
決演算回路にに係る。
行なう多数決演算回路に関し、ｎ個の多重系システムか
ら与えられる情報のうち、過半数以上の一致出力を間違
うことなく判断して出力し、回路故障に起因する誤った
多数決演算出力を生じないフェイルセーフ性の高い多数
決演算回路にに係る。
＜従来の技術＞ システムダウンによって膨大な損害或は重大な事故が予
想されるシステム、例えば鉄道、交通管制、プラント、
発電所、電話等のシステムにおいては、３重系などの多
重処理系とし、この多重処理系の多数決をとることによ
り、１系統が故障した場合にも、多数決原理によって、
システムダウンを防止するのが普通である。この場合、
多数決回路は、それ自身に故障が生じたときに、安全側
で停止するフェイルセーフな回路として構成する必要が
ある。このようなフェイルセーフな多数決演算回路の公
知例としては、例えば、電気学会論文誌 57−C11（昭
和57年４月）に発表された「内部三重系を持ったフェイ
ルセーフ計算機システムの開発」がある。第３図はこの
公知技術の概略を示すものであって、Ａ〜Ｃ系の三重系
処理システムに対応して３個備えられた非対称誤り論理
演算発振器11〜13の出力を倍電圧整流回路21〜23によっ
て整流し、そのワイヤードオア出力から多数決出力（2
out of 3）を得るようになっている。
想されるシステム、例えば鉄道、交通管制、プラント、
発電所、電話等のシステムにおいては、３重系などの多
重処理系とし、この多重処理系の多数決をとることによ
り、１系統が故障した場合にも、多数決原理によって、
システムダウンを防止するのが普通である。この場合、
多数決回路は、それ自身に故障が生じたときに、安全側
で停止するフェイルセーフな回路として構成する必要が
ある。このようなフェイルセーフな多数決演算回路の公
知例としては、例えば、電気学会論文誌 57−C11（昭
和57年４月）に発表された「内部三重系を持ったフェイ
ルセーフ計算機システムの開発」がある。第３図はこの
公知技術の概略を示すものであって、Ａ〜Ｃ系の三重系
処理システムに対応して３個備えられた非対称誤り論理
演算発振器11〜13の出力を倍電圧整流回路21〜23によっ
て整流し、そのワイヤードオア出力から多数決出力（2
out of 3）を得るようになっている。
システムがｎ個の多重系となった場合にはそれに対応し
て論理演算発振器11〜13及び倍電圧整流回路21〜23が付
加され、（n/2）＜ｍとなるｍ個以上の入力があったと
きに多数決出力を生じるように構成される。倍電圧整流
回路21〜23はダイオードD11〜D13、D21〜D23及びコンデ
ンサC21〜C23などを備える一般的な倍電圧整流回路とな
っている。C11〜C13は結合コンデンサである。
て論理演算発振器11〜13及び倍電圧整流回路21〜23が付
加され、（n/2）＜ｍとなるｍ個以上の入力があったと
きに多数決出力を生じるように構成される。倍電圧整流
回路21〜23はダイオードD11〜D13、D21〜D23及びコンデ
ンサC21〜C23などを備える一般的な倍電圧整流回路とな
っている。C11〜C13は結合コンデンサである。
第４図（イ）は論理演算発振器11〜13の具体的な回路例
を示している。図において、Q1、Q3はNPN型トランジス
タ、O2はPNP型トランジスタ、R1〜R7は抵抗である。こ
の発振回路は入力端子ａに、 Vin1＞（R1＋R2＋R3）V/R3 の入力電圧Vin1が加わり、かつ、入力端子ｂに、 Ｖ＜Vin2＜（R6＋R7）V/R7 を満足する入力電圧Vin2が加わったときに発振するアン
ドゲートとして機能する。論理演算発振器11〜13の出力
は倍電圧整流回路21〜23によって整流され、整流出力と
して取出される。また入力端子ａ、ｂを共通にして入力
電圧Vinを印加すると、 （R1＋R2＋R3）V/R3＜Vin＜（R6＋R7）V/R7 の間の入力電圧Vinで発振するウインドウ．コンパレー
タとなる。
を示している。図において、Q1、Q3はNPN型トランジス
タ、O2はPNP型トランジスタ、R1〜R7は抵抗である。こ
の発振回路は入力端子ａに、 Vin1＞（R1＋R2＋R3）V/R3 の入力電圧Vin1が加わり、かつ、入力端子ｂに、 Ｖ＜Vin2＜（R6＋R7）V/R7 を満足する入力電圧Vin2が加わったときに発振するアン
ドゲートとして機能する。論理演算発振器11〜13の出力
は倍電圧整流回路21〜23によって整流され、整流出力と
して取出される。また入力端子ａ、ｂを共通にして入力
電圧Vinを印加すると、 （R1＋R2＋R3）V/R3＜Vin＜（R6＋R7）V/R7 の間の入力電圧Vinで発振するウインドウ．コンパレー
タとなる。
入力端子ａ、ｂを独立させて使用する場合には入力電圧
Vin1またはVin2の何れかが、また、入力端ａ、ｂを共通
にした場合には入力電圧Vinが上記の条件式を満足でき
なくなった場合、及び演算発振器11〜13の各構成要素の
何れかが、断線、短絡等の故障を生じた場合には、論理
演算発振器11〜13の発振動作が停止し、整流出力が得ら
れない。倍電圧整流回路21〜23に断線故障を生じた場合
も同様である。従って、入力端子ａ、ｂに接続されるＡ
〜Ｃ系の回路故障及び自己の回路故障に対してフェイル
セーフである。
Vin1またはVin2の何れかが、また、入力端ａ、ｂを共通
にした場合には入力電圧Vinが上記の条件式を満足でき
なくなった場合、及び演算発振器11〜13の各構成要素の
何れかが、断線、短絡等の故障を生じた場合には、論理
演算発振器11〜13の発振動作が停止し、整流出力が得ら
れない。倍電圧整流回路21〜23に断線故障を生じた場合
も同様である。従って、入力端子ａ、ｂに接続されるＡ
〜Ｃ系の回路故障及び自己の回路故障に対してフェイル
セーフである。
第４図（イ）に示した回路において、トランジスタQ1〜
Q3を、NPN型のものとPNP型のものとを相互に交換する
と、負の入力電圧で発振する論理演算発振器またはウイ
ンドウ．コンパレータを構成できる。第４図（ロ）はそ
の具体例を示し、入力端子ａ、ｂにアースレベルより低
い入力電圧が印加されると発振する。
Q3を、NPN型のものとPNP型のものとを相互に交換する
と、負の入力電圧で発振する論理演算発振器またはウイ
ンドウ．コンパレータを構成できる。第４図（ロ）はそ
の具体例を示し、入力端子ａ、ｂにアースレベルより低
い入力電圧が印加されると発振する。
＜発明が解決しようとする課題＞ ところで、この種の多数決演算回路は、ｎ個の多重系シ
ステムから与えられる情報のうち、過半数以上の一致出
力を間違うことなく判断して出力し、誤った演算出力を
出さないことと、一致、不一致検出を正確に行ない、多
数決回路自身を含めて、回路故障を確実に検知し、かつ
速やかに通報し得る機能を持つことが必要である。とこ
ろが、上記した公知技術では、ワイヤードオア入力側が
故障しても、その故障が出力側ではわからない。出力側
で故障検知を行なう例として、例えば第５図に示すよう
に、論理演算発振器11〜13の各出力の論理積をとる論理
演算発振器３と、Ａ〜Ｃ系から与えられる各入力信号の
論理積を取る論理演算発振器４を備え、論理演算発振器
３、４の出力の一致、不一致を検出することにより、故
障検知を行なう手段も考えられるが、この場合にも、ワ
イヤードオアとして出力線が接続された多数決出力OUT1
側の倍電圧整流回路21〜23が故障した場合には、論理演
算発振器３を用いてはこれを検知することができない。
ステムから与えられる情報のうち、過半数以上の一致出
力を間違うことなく判断して出力し、誤った演算出力を
出さないことと、一致、不一致検出を正確に行ない、多
数決回路自身を含めて、回路故障を確実に検知し、かつ
速やかに通報し得る機能を持つことが必要である。とこ
ろが、上記した公知技術では、ワイヤードオア入力側が
故障しても、その故障が出力側ではわからない。出力側
で故障検知を行なう例として、例えば第５図に示すよう
に、論理演算発振器11〜13の各出力の論理積をとる論理
演算発振器３と、Ａ〜Ｃ系から与えられる各入力信号の
論理積を取る論理演算発振器４を備え、論理演算発振器
３、４の出力の一致、不一致を検出することにより、故
障検知を行なう手段も考えられるが、この場合にも、ワ
イヤードオアとして出力線が接続された多数決出力OUT1
側の倍電圧整流回路21〜23が故障した場合には、論理演
算発振器３を用いてはこれを検知することができない。
そこで、本発明の課題は、上述する従来の問題点を解決
し、ｎ個の多重系システムから与えられる情報のうち、
過半数以上の一致出力を間違うことなく判断して出力で
き、しかも、回路故障を確実に検知でき、回路故障に起
因する誤った多数決演算出力を生じないフェイルセーフ
性の高い高信頼度の多数決演算回路を提供することであ
る。
し、ｎ個の多重系システムから与えられる情報のうち、
過半数以上の一致出力を間違うことなく判断して出力で
き、しかも、回路故障を確実に検知でき、回路故障に起
因する誤った多数決演算出力を生じないフェイルセーフ
性の高い高信頼度の多数決演算回路を提供することであ
る。
＜課題を解決するための手段＞ 上述した課題解決のため、本発明は、ｎ個の入力信号の
うち、（n/2）＜ｍとなるｍ個以上の入力があったとき
に多数決出力を生じる多数決演算回路であって、 前記入力信号を与えるｎ個の非対称誤り論理演算発振器
と、これらの論理演算発振器のそれぞれに備えられ出力
が順次加算されるように接続されたｎ個の倍電圧整流回
路と、これらの倍電圧整流回路の加算出力が（n/2）＜
ｍ個の加算出力に対応するものであるときに多数決出力
を生じる多数決回路とを有する。
うち、（n/2）＜ｍとなるｍ個以上の入力があったとき
に多数決出力を生じる多数決演算回路であって、 前記入力信号を与えるｎ個の非対称誤り論理演算発振器
と、これらの論理演算発振器のそれぞれに備えられ出力
が順次加算されるように接続されたｎ個の倍電圧整流回
路と、これらの倍電圧整流回路の加算出力が（n/2）＜
ｍ個の加算出力に対応するものであるときに多数決出力
を生じる多数決回路とを有する。
非対称誤り論理演算発振器とは、２値の出力信号の一方
のみにしか誤らない論理演算発振器をいう。
のみにしか誤らない論理演算発振器をいう。
＜作用＞ 入力信号を与えるｎ個の論理演算発振器と、これらの論
理演算発振器の出力が順次加算されるように接続された
ｎ個の倍電圧整流回路と、これらの倍電圧整流回路の加
算出力が（n/2）＜ｍ個の加算出力に対応するものであ
るときに多数決出力を生じる多数決回路とを有するか
ら、加算による多値の出力論理レベルにより、ｎ個の多
重系システムから与えられる情報のうち、過半数以上の
一致出力を間違うことなく判断して出力し、誤って多数
決演算出力を出さない。
理演算発振器の出力が順次加算されるように接続された
ｎ個の倍電圧整流回路と、これらの倍電圧整流回路の加
算出力が（n/2）＜ｍ個の加算出力に対応するものであ
るときに多数決出力を生じる多数決回路とを有するか
ら、加算による多値の出力論理レベルにより、ｎ個の多
重系システムから与えられる情報のうち、過半数以上の
一致出力を間違うことなく判断して出力し、誤って多数
決演算出力を出さない。
また、論理演算発振器及び倍電圧整流回路に回路故障を
生じた場合に、加算出力が低下する。これは多数決出力
は生じない方向である。しかも、多数決回路は論理演算
発振器であり、回路故障を生じた場合には論理演算発振
動作が停止し、多数決出力がなくなる。従って、回路故
障に対してフェイルセーフである。
生じた場合に、加算出力が低下する。これは多数決出力
は生じない方向である。しかも、多数決回路は論理演算
発振器であり、回路故障を生じた場合には論理演算発振
動作が停止し、多数決出力がなくなる。従って、回路故
障に対してフェイルセーフである。
更に、倍電圧整流回路は、出力が順次加算されるように
接続されているから、加算出力をレベル判定することに
より、多数決出力の有無、回路故障等を検知できる。
接続されているから、加算出力をレベル判定することに
より、多数決出力の有無、回路故障等を検知できる。
＜実施例＞ 第１図は本発明に係る多数決演算回路の電気回路図であ
る。図において、第３図〜第５図と同一の参照符号は同
一性ある構成部分を示している。この実施例では、第４
図で説明した非対称誤りの論理演算発振器11〜13のそれ
ぞれに接続される倍電圧整流回路21〜23を、倍電圧整流
出力Va〜Vcが順次加算されるように接続してある。即
ち、倍電圧整流回路23の倍電圧整流出力Vcを基準とした
場合、倍電圧整流回路23の倍電圧整流出力端を倍電圧整
流回路22のアース端子に接続し、倍電圧整流回路22の倍
電圧整流出力端を倍電圧整流回路21のアース端子へと順
次積上げ結線し、倍電圧整流回路21の倍電圧整流出力端
子（イ）から加算出力を得るようになっている。
る。図において、第３図〜第５図と同一の参照符号は同
一性ある構成部分を示している。この実施例では、第４
図で説明した非対称誤りの論理演算発振器11〜13のそれ
ぞれに接続される倍電圧整流回路21〜23を、倍電圧整流
出力Va〜Vcが順次加算されるように接続してある。即
ち、倍電圧整流回路23の倍電圧整流出力Vcを基準とした
場合、倍電圧整流回路23の倍電圧整流出力端を倍電圧整
流回路22のアース端子に接続し、倍電圧整流回路22の倍
電圧整流出力端を倍電圧整流回路21のアース端子へと順
次積上げ結線し、倍電圧整流回路21の倍電圧整流出力端
子（イ）から加算出力を得るようになっている。
倍電圧整流回路の回路動作は当業者によく知られてお
り、その基本的機能は、交流入力電圧を、クランプ用の
ダイオードのカソード電位にクランプすることにある。
り、その基本的機能は、交流入力電圧を、クランプ用の
ダイオードのカソード電位にクランプすることにある。
次に、第６図及び第７図を参照して倍電圧整流回路の回
路動作を説明する。まず、第６図において、C1nは結合
用のコンデンサ、D1nはクランプ用のダイオード、D2nは
整流用のダイオード、C2nは平滑用のコンデンサであ
る。正負のピーク値がvn/2である交流電圧が入力（第７
図（ａ）参照）された場合、負サイクルにおいて、ダイ
オードD1nが導通し、結合用のコンデンサC1nが図示極性
で充電される。コンデンサC1nの充電電圧は（Vn/2）で
あり、クランプ用ダイオードD1nのカソード端子ｂはア
ース電位となる。
路動作を説明する。まず、第６図において、C1nは結合
用のコンデンサ、D1nはクランプ用のダイオード、D2nは
整流用のダイオード、C2nは平滑用のコンデンサであ
る。正負のピーク値がvn/2である交流電圧が入力（第７
図（ａ）参照）された場合、負サイクルにおいて、ダイ
オードD1nが導通し、結合用のコンデンサC1nが図示極性
で充電される。コンデンサC1nの充電電圧は（Vn/2）で
あり、クランプ用ダイオードD1nのカソード端子ｂはア
ース電位となる。
次に、正サイクルにおいて、結合用コンデンサC1nの充
電電位（アース電位）に正サイクル時の電圧（振幅Vn）
が加算された電圧Vnが、クランプ用のダイオードD1nの
カソード側である点ｂに現れる（第７図（ｂ）参照）。
そして、この時整流用のダイオードD2nが導通し、電圧V
nによりコンデンサC2nが充電される（第７図（ｃ）参
照）。従って、倍電圧整流回路は交流入力電圧を、クラ
ンプ用のダイオードD1nのアノード側の電位にクランプ
する。
電電位（アース電位）に正サイクル時の電圧（振幅Vn）
が加算された電圧Vnが、クランプ用のダイオードD1nの
カソード側である点ｂに現れる（第７図（ｂ）参照）。
そして、この時整流用のダイオードD2nが導通し、電圧V
nによりコンデンサC2nが充電される（第７図（ｃ）参
照）。従って、倍電圧整流回路は交流入力電圧を、クラ
ンプ用のダイオードD1nのアノード側の電位にクランプ
する。
実施例では、第６図及び第７図に示す回路作用を有する
倍電圧整流回路21〜23を備え、倍電圧整流回路23の倍電
圧整流出力端を倍電圧整流回路22のアース端子に接続
し、倍電圧整流回路22の倍電圧整流出力端を倍電圧整流
回路21のアース端子へと順次積上げ結線してあるので、
各倍電圧整流回路21〜23のクランプ用ダイオードD13〜D
23のアノード電位に、他の倍電圧整流回路23〜21の出力
電圧が加算され、出力端子（イ）から加算出力が得られ
る。
倍電圧整流回路21〜23を備え、倍電圧整流回路23の倍電
圧整流出力端を倍電圧整流回路22のアース端子に接続
し、倍電圧整流回路22の倍電圧整流出力端を倍電圧整流
回路21のアース端子へと順次積上げ結線してあるので、
各倍電圧整流回路21〜23のクランプ用ダイオードD13〜D
23のアノード電位に、他の倍電圧整流回路23〜21の出力
電圧が加算され、出力端子（イ）から加算出力が得られ
る。
倍電圧整流回路21〜23を構成するコンデンサC21〜C
23は、自己が属する倍電圧整流回路の平滑用コンデンサ
としてのみ作用し、他の倍電圧整流回路を経由して充電
されることはない。例えば、図８に示すように、Ａ系だ
けに交流入力信号が入力される場合を考えると、交流入
力電圧が負サイクルであるときは、Ｂ系及びＣ系の倍電
圧整流回路22、23に含まれるダイオドD22、D12、D23、D
13が導通し、コンデンサC22、C23を短絡するので、コン
デンサC22、C23を無視できる。Ａ系は、ダイオード
D22、D12、D23、D13による電圧降下を無視すれば、Ａ系
の入力振幅が負であるときクランプ用ダイオードD11の
アノード側がアース電位に保たれる。即ち、ダイオード
D11の電圧降下を無視すれば、カソード側電位がアース
電位となる。そして、第６図及び第７図で説明したよう
に、結合用のコンデンサC11が所定極性で（Va/2）まで
充電され、次の正サイクルにおいて、コンデンサC11の
充電電位（アース電位）に正サイクル時の電圧（振幅V
a）が加わった電圧Vaが、クランプ用のダイオードD11の
カソード側に現れる。そして、整流用のダイオードD21
が導通し、電圧VaによりコンデンサC21が充電され、出
力端子（イ）に電圧Vaが現れる。
23は、自己が属する倍電圧整流回路の平滑用コンデンサ
としてのみ作用し、他の倍電圧整流回路を経由して充電
されることはない。例えば、図８に示すように、Ａ系だ
けに交流入力信号が入力される場合を考えると、交流入
力電圧が負サイクルであるときは、Ｂ系及びＣ系の倍電
圧整流回路22、23に含まれるダイオドD22、D12、D23、D
13が導通し、コンデンサC22、C23を短絡するので、コン
デンサC22、C23を無視できる。Ａ系は、ダイオード
D22、D12、D23、D13による電圧降下を無視すれば、Ａ系
の入力振幅が負であるときクランプ用ダイオードD11の
アノード側がアース電位に保たれる。即ち、ダイオード
D11の電圧降下を無視すれば、カソード側電位がアース
電位となる。そして、第６図及び第７図で説明したよう
に、結合用のコンデンサC11が所定極性で（Va/2）まで
充電され、次の正サイクルにおいて、コンデンサC11の
充電電位（アース電位）に正サイクル時の電圧（振幅V
a）が加わった電圧Vaが、クランプ用のダイオードD11の
カソード側に現れる。そして、整流用のダイオードD21
が導通し、電圧VaによりコンデンサC21が充電され、出
力端子（イ）に電圧Vaが現れる。
Ｂ系及びＣ系でも同様の回路動作が行なわれる。即ち、
Ｂ系単独では電圧Vbが、Ｃ系単独では電圧Vcが出力端子
（イ）に現れる。
Ｂ系単独では電圧Vbが、Ｃ系単独では電圧Vcが出力端子
（イ）に現れる。
倍電圧整流回路23の倍電圧整流出力端を倍電圧整流回路
22のアース端子に接続し、倍電圧整流回路22の倍電圧整
流出力端を倍電圧整流回路21のアース端子へと順次積上
げ結線してあるので、各倍電圧整流回路21〜23のクラン
プ用ダイオードD11〜D13のアノード電位に、他の倍電圧
整流回路23〜21の出力電圧Va、Vb、Vcが加算され、出力
端子（イ）から加算出力が得られる。即ち、Ａ〜Ｃ系の
すべてに信号が入力されている場合、負の振幅が入力さ
れるとき、クランプ用ダイオードD13のカソードはアー
ス電位にクランプされ、クランプ用ダイオードD12のカ
ソードはVcの電位にクランプされ、クランプ用ダイオー
ドD11のカソードはVc＋Vbの電位にクランプされ、各々
正の入力振幅でVc、Vc＋Vb、Vc＋Vb＋Vaの出力信号を生
成する。従って、 Va＜Vb＋Vc＜Va＋Vb＋Vc Vb＜Va＋Vc＜Va＋Vb＋Vc Vc＜Va＋Vb＜Va＋Vb＋Vc である。
22のアース端子に接続し、倍電圧整流回路22の倍電圧整
流出力端を倍電圧整流回路21のアース端子へと順次積上
げ結線してあるので、各倍電圧整流回路21〜23のクラン
プ用ダイオードD11〜D13のアノード電位に、他の倍電圧
整流回路23〜21の出力電圧Va、Vb、Vcが加算され、出力
端子（イ）から加算出力が得られる。即ち、Ａ〜Ｃ系の
すべてに信号が入力されている場合、負の振幅が入力さ
れるとき、クランプ用ダイオードD13のカソードはアー
ス電位にクランプされ、クランプ用ダイオードD12のカ
ソードはVcの電位にクランプされ、クランプ用ダイオー
ドD11のカソードはVc＋Vbの電位にクランプされ、各々
正の入力振幅でVc、Vc＋Vb、Vc＋Vb＋Vaの出力信号を生
成する。従って、 Va＜Vb＋Vc＜Va＋Vb＋Vc Vb＜Va＋Vc＜Va＋Vb＋Vc Vc＜Va＋Vb＜Va＋Vb＋Vc である。
Ａ〜Ｃ系から与えられる入力の全てが高レベルである場
合には、回路故障を生じていない限り、倍電圧整流回路
21〜23の倍電圧整流出力は高レベルVc、Vb及びVaとな
り、出力端子（イ）における加算出力は高レベル（Vc＋
Vb＋Va）となるが、Ａ〜Ｃ系の一部または全部の入力が
なくなった場合には、その系に対応する倍電圧整流回路
の倍電圧整流出力Vc、Vb、Vaが低レベルになるから、出
力端子（イ）における加算出力はその分だけ低下する。
例えば、Ａ系の入力がなくなったとすれば、倍電圧整流
回路21の出力が低レベルとなり、出力端（イ）における
加算出力レベルは、実質的に（Vc＋Vb）に低下する。
合には、回路故障を生じていない限り、倍電圧整流回路
21〜23の倍電圧整流出力は高レベルVc、Vb及びVaとな
り、出力端子（イ）における加算出力は高レベル（Vc＋
Vb＋Va）となるが、Ａ〜Ｃ系の一部または全部の入力が
なくなった場合には、その系に対応する倍電圧整流回路
の倍電圧整流出力Vc、Vb、Vaが低レベルになるから、出
力端子（イ）における加算出力はその分だけ低下する。
例えば、Ａ系の入力がなくなったとすれば、倍電圧整流
回路21の出力が低レベルとなり、出力端（イ）における
加算出力レベルは、実質的に（Vc＋Vb）に低下する。
出力端（イ）には多数決回路５及び監視回路６が接続さ
れている。多数決回路５及び監視回路６はレベル検定器
として動作するものであって、論理演算発振器によって
構成する。特に前述のウインドウ．コンパレータが適し
ている。
れている。多数決回路５及び監視回路６はレベル検定器
として動作するものであって、論理演算発振器によって
構成する。特に前述のウインドウ．コンパレータが適し
ている。
多数決回路５は、Ａ〜Ｃ系から与えられる３つの入力の
うち、２つ以上の入力が高レベルにある場合に多数決出
力OUT1を生じる。即ち、倍電圧整流回路21の出力端
（イ）における加算出力が３つの倍電圧整流出力Vc、Vb
及びVaのうち、２つ以上の倍電圧整流出力を加算した高
レベルにあるときに発振し、多数決出力OUT1を生じる。
Ａ〜Ｃ系のうち、２つの系の入力が低レベルになった場
合には、発振できなくなるから、多数決出力OUT1はなく
なる。
うち、２つ以上の入力が高レベルにある場合に多数決出
力OUT1を生じる。即ち、倍電圧整流回路21の出力端
（イ）における加算出力が３つの倍電圧整流出力Vc、Vb
及びVaのうち、２つ以上の倍電圧整流出力を加算した高
レベルにあるときに発振し、多数決出力OUT1を生じる。
Ａ〜Ｃ系のうち、２つの系の入力が低レベルになった場
合には、発振できなくなるから、多数決出力OUT1はなく
なる。
また、Ａ〜Ｃ系のうち、２つ以上の系の入力が高レベル
であっても、論理演算発振器11〜13または倍電圧整流回
路21〜23の回路故障により、出力端（イ）で見た加算出
力が１つの倍電圧整流出力のレベル以下にあるときは、
多数決出力OUT1は生じない。更に、多数決回路５自身が
回路故障を生じた場合には論理演算発振動作が停止し、
多数決出力OUT1がなくなる。従って、回路故障に対して
フェイルセーフである。
であっても、論理演算発振器11〜13または倍電圧整流回
路21〜23の回路故障により、出力端（イ）で見た加算出
力が１つの倍電圧整流出力のレベル以下にあるときは、
多数決出力OUT1は生じない。更に、多数決回路５自身が
回路故障を生じた場合には論理演算発振動作が停止し、
多数決出力OUT1がなくなる。従って、回路故障に対して
フェイルセーフである。
監視回路６は出力端（イ）における出力レベルがＡ〜Ｃ
系の高レベル時の加算出力であるか否かを検定する。即
ち、監視回路６は、出力端（イ）の出力レベルが、倍電
圧整流回路21〜23の高レベル出力Vc、Vb、Vaを加算した
レベル（Vc＋Vb＋Va）にあるときにのみ、発振して監視
出力OUT2を発生する。論理演算発振器11〜13及び倍電圧
整流回路21〜23の１つでも、回路故障を生じた場合に
は、出力端（イ）のレベルが（Vc＋Vb＋Va）を維持でき
なくなり、監視出力OUT2がなくなる。つまり、監視回路
６は高レベルの不一致と同時に、論理演算発振器11〜13
及び倍電圧整流回路21〜23の故障を検知するものであ
る。しかも自己の回路故障を生じた場合にも監視出力OU
T2がなくなるから、回路故障に対して、フェイルセーフ
性を確保できる。
系の高レベル時の加算出力であるか否かを検定する。即
ち、監視回路６は、出力端（イ）の出力レベルが、倍電
圧整流回路21〜23の高レベル出力Vc、Vb、Vaを加算した
レベル（Vc＋Vb＋Va）にあるときにのみ、発振して監視
出力OUT2を発生する。論理演算発振器11〜13及び倍電圧
整流回路21〜23の１つでも、回路故障を生じた場合に
は、出力端（イ）のレベルが（Vc＋Vb＋Va）を維持でき
なくなり、監視出力OUT2がなくなる。つまり、監視回路
６は高レベルの不一致と同時に、論理演算発振器11〜13
及び倍電圧整流回路21〜23の故障を検知するものであ
る。しかも自己の回路故障を生じた場合にも監視出力OU
T2がなくなるから、回路故障に対して、フェイルセーフ
性を確保できる。
第２図は本発明に係る多数決演算回路の別の実施例を示
している。この実施例では、Ａ〜Ｃ系からの入力を、論
理演算発振器11〜13の入力端で並列に分岐して監視回路
７に入力し、監視回路７の出力と監視回路６の出力との
ワイヤードオア出力を監視出力OUT2とするようになって
いる。
している。この実施例では、Ａ〜Ｃ系からの入力を、論
理演算発振器11〜13の入力端で並列に分岐して監視回路
７に入力し、監視回路７の出力と監視回路６の出力との
ワイヤードオア出力を監視出力OUT2とするようになって
いる。
監視回路７はＡ〜Ｃ系の全入力が低レベルにあるときに
発振する論理演算発振器71、つまり第４図（ロ）に示し
た回路構成の論理演算発振器を備えて構成されている。
ツェナーダイオードVzは第４図（ロ）のアース点に接続
されてアース電位を与えており、論理演算発振器71は、
ツェナーダイオードVzのツェナー電圧Ezより低い負入力
（−Ｖ＋Ez）で発振する。72は倍電圧整流回路である。
従って、この監視回路７は、監視回路６が高レベル時の
入力の不一致を検知するのに対し、低レベル時の入力の
不一致を検知する回路として動作する。61は監視回路６
を構成する論理演算発振器、62は同じく倍電圧整流回
路、81〜83はＡ〜Ｃ系毎の処理回路である。
発振する論理演算発振器71、つまり第４図（ロ）に示し
た回路構成の論理演算発振器を備えて構成されている。
ツェナーダイオードVzは第４図（ロ）のアース点に接続
されてアース電位を与えており、論理演算発振器71は、
ツェナーダイオードVzのツェナー電圧Ezより低い負入力
（−Ｖ＋Ez）で発振する。72は倍電圧整流回路である。
従って、この監視回路７は、監視回路６が高レベル時の
入力の不一致を検知するのに対し、低レベル時の入力の
不一致を検知する回路として動作する。61は監視回路６
を構成する論理演算発振器、62は同じく倍電圧整流回
路、81〜83はＡ〜Ｃ系毎の処理回路である。
上記実施例では、Ａ〜Ｃ系の三重系システムを例にとっ
て説明したが、これより多重のｎ個の系のシステムにつ
いても、同様に適用が可能であることはいうまでもな
い。
て説明したが、これより多重のｎ個の系のシステムにつ
いても、同様に適用が可能であることはいうまでもな
い。
＜発明の効果＞ 以上述べたように、本発明によれば、次のような効果が
得られる。
得られる。
（ａ）入力信号を与えるｎ個の論理演算発振器と、これ
らの論理演算発振器の出力が順次加算されるように接続
されたｎ個の倍電圧整流回路と、これらの倍電圧整流回
路の加算出力が（n/2）＜ｍ個の加算出力に対応するも
のであるときに多数決出力を生じる多数決回路とを有す
るから、加算出力のレベルより、ｎ個の多重系システム
から与えられる情報のうち、過半数以上の一致出力を間
違うことなく判断して出力し得る多数決演算回路を提供
できる。
らの論理演算発振器の出力が順次加算されるように接続
されたｎ個の倍電圧整流回路と、これらの倍電圧整流回
路の加算出力が（n/2）＜ｍ個の加算出力に対応するも
のであるときに多数決出力を生じる多数決回路とを有す
るから、加算出力のレベルより、ｎ個の多重系システム
から与えられる情報のうち、過半数以上の一致出力を間
違うことなく判断して出力し得る多数決演算回路を提供
できる。
（ｂ）論理演算発振器及び倍電圧整流回路に回路故障を
生じた場合に多数決出力は生じない方向となる。しか
も、多数決回路は論理演算発振器であり、回路故障を生
じた場合には論理演算発振動作が停止し、多数決出力が
なくなる。従って、回路故障に対してフェイルセーフが
多数決演算回路を提供できる。
生じた場合に多数決出力は生じない方向となる。しか
も、多数決回路は論理演算発振器であり、回路故障を生
じた場合には論理演算発振動作が停止し、多数決出力が
なくなる。従って、回路故障に対してフェイルセーフが
多数決演算回路を提供できる。
（Ｃ）倍電圧整流回路は、出力が順次加算されるように
接続されているから、加算出力をレベル判定することに
より、多数決出力の有無、回路故障等を検知し得る多数
決演算回路を提供できる。
接続されているから、加算出力をレベル判定することに
より、多数決出力の有無、回路故障等を検知し得る多数
決演算回路を提供できる。
第１図は本発明に係る多数決演算回路の電気回路図、第
２図は同じく別の実施例における電気回路図、第３図は
従来の多数決回路の電気回路図、第４図（イ）及び
（ロ）は非対称誤り論理演算発振器の電気回路図、第５
図は同じく別の従来例における電気回路図、第６図は倍
電圧整流回路の回路動作を説明する図、第７図は第６図
に示した倍電圧整流回路の各部の波形図、第８図は本発
明に係る多数決演算回路の動作を説明する回路図であ
る。 11〜13……非対称誤り論理演算発振器 21〜23……倍電圧整流回路 ５……多数決回路、６……監視回路
２図は同じく別の実施例における電気回路図、第３図は
従来の多数決回路の電気回路図、第４図（イ）及び
（ロ）は非対称誤り論理演算発振器の電気回路図、第５
図は同じく別の従来例における電気回路図、第６図は倍
電圧整流回路の回路動作を説明する図、第７図は第６図
に示した倍電圧整流回路の各部の波形図、第８図は本発
明に係る多数決演算回路の動作を説明する回路図であ
る。 11〜13……非対称誤り論理演算発振器 21〜23……倍電圧整流回路 ５……多数決回路、６……監視回路
Claims (2)
- 【請求項１】ｎ個の入力信号のうち、（n/2）＜ｍとな
るｍ個以上の入力があったときに多数決出力を生じる多
数決演算回路であって、 前記入力信号を与えるｎ個の非対称誤り論理演算発振器
と、これらの論理演算発振器のそれぞれに備えられ出力
が順次加算されるように接続されたｎ個の倍電圧整流回
路と、これらの倍電圧整流回路の加算出力が（n/2）＜
ｍ個の加算出力に対応するものであるときに多数決出力
を生じる論理演算発振器で構成された多数決回路とを有
する 多数決演算回路。 - 【請求項２】加算レベルがｎ個の論理レベルに対応して
いるか否かを監視してその監視出力を生じる回路を備え
る特許請求の範囲第１項に記載の多数決演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013855A JPH07113897B2 (ja) | 1985-01-28 | 1985-01-28 | 多数決演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013855A JPH07113897B2 (ja) | 1985-01-28 | 1985-01-28 | 多数決演算回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180423A Division JP2501271B2 (ja) | 1992-06-15 | 1992-06-15 | 論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173348A JPS61173348A (ja) | 1986-08-05 |
| JPH07113897B2 true JPH07113897B2 (ja) | 1995-12-06 |
Family
ID=11844885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013855A Expired - Lifetime JPH07113897B2 (ja) | 1985-01-28 | 1985-01-28 | 多数決演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113897B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517147U (ja) * | 1990-12-28 | 1993-03-05 | 日産デイーゼル工業株式会社 | デイーゼルエンジンのｅｇｒ制御装置 |
| JPH04109459U (ja) * | 1991-03-12 | 1992-09-22 | 日産デイーゼル工業株式会社 | デイーゼルエンジンの排気還流装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985153A (ja) * | 1982-11-08 | 1984-05-17 | Hitachi Ltd | 冗長化制御装置 |
| JPS59104248U (ja) * | 1982-12-28 | 1984-07-13 | 株式会社東芝 | 伝達冗長回路 |
-
1985
- 1985-01-28 JP JP60013855A patent/JPH07113897B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61173348A (ja) | 1986-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3636541A (en) | Loss of phase detector for a polyphase power system | |
| EP0141624B1 (en) | Power converter | |
| US5936435A (en) | Voltage comparator and monitor | |
| CN110542827B (zh) | 一种含逆变型电源的配电网故障方向判别方法及系统 | |
| JPH07113897B2 (ja) | 多数決演算回路 | |
| US4908756A (en) | Detecting apparatus for abnormality in inverter circuit | |
| US6807038B2 (en) | Semiconductor device | |
| US9170568B1 (en) | Fail-safe static switch | |
| CN108933601B (zh) | 一种编码芯片和电池监控单元 | |
| JP4844290B2 (ja) | 誤接続検出装置 | |
| JP2501271B2 (ja) | 論理演算回路 | |
| EP3916406A1 (en) | Integrity monitoring for input/output (io) circuits of a sytsem on a chip (soc) | |
| US11408921B2 (en) | Circuit and method for realizing a combined connection of neutral wires or live wires using phase information of the neutral wires and the live wires | |
| US4068294A (en) | Circuit for detecting a missed commutation in an inverter | |
| CN210604876U (zh) | 一种故障检测电路及设备 | |
| US4041365A (en) | Circuit for detecting a malfunction in an inverter | |
| CA1139859A (en) | Alarm system | |
| CN220961686U (en) | Detection circuit, circuit board assembly and electronic equipment | |
| US5404497A (en) | Compact fail safe interface and voting module including the compact fail safe interface | |
| CN115276923B (zh) | 冗余通信电路和故障确定方法 | |
| JPS6334427Y2 (ja) | ||
| US4460996A (en) | Process and apparatus for error detection | |
| US4054803A (en) | Matcher circuit | |
| JPH01280837A (ja) | 出力回路 | |
| JP2000155614A (ja) | 故障検出方式 |