JPS61172070A - 位相弁別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、信号間の位相差を弁別する位相弁別回路に
係り、特に、複数の各信号の位相差をディジタル的に計
測する位相弁別回路に関する。

〔従来の技術〕

一般に、計測回路などにおいて、位相の異なる２つのア
ナログまたはディジタルの交流信号間の位相差を検出す
ることが必要となる場合がある。

たとえば、複数の光電変換素子などで構成される各光検
出器から出力されるパルス性の各交流信号の位相差をヰ
★出する場合、その位相差を検出すべき交流信号の波形
には統一性がなく、しかも各信号は非同期の状態で発生
している。

〔発明が解決しようとする問題点〕

このような位相差を検出すべき信号間に発生時期などの
基準がない場合には、従来、このような信号間の位相差
を検出することは困難であった。

そこで、この発明は、レベルがシフトしたり、振幅が変
動したり、あるいはデユーティ比が異なるなど、比較基
準が定め難い２以上の信号の位相差を弁別しようとする
ものである。

〔問題点を解決するための手段〕 すなわち、この発明は、相互に位相差を検出すべき複数
のディジタル信号を一定周期の基準時間信号に同期化す
るとともに前記ディジタル信号の現在の状態信号と前記
基準時間信号の単位信号時間前の状態信号とを出力する
同期化回路と、この同期化回路から出力される同期化さ
れた前記各状態信号を比較して各ディジタル信号間の進
みまたは遅れを分析して進み計数開始指示信号、遅れ計
数開始指示信号、進み遅れ計数停止指示信号を出力する
進み遅れ分析回路と、前記同期化回路から出力される同
期化された各状態信号から計測区間を定めかつ計測を許
可する信号を出力する計測区間制御回路と、この計測区
間制御回路から出力される計測を許可する前記信号なら
びに前記進み遅れ分析回路から出力される前記進み計数
開始指示信号、前記遅れ計数開始指示信号または前記進
み遅れ計数停止指示信号を総合して進み計数区間指示信
号または遅れ計数区間指示信号を出力する計数制御回路
と、この計数制御回路から出力される前記進み計数区間
指示信号または前記遅れ計数区間指示信号に基づいて前
記基準時間信号を正または負方向に計数して前記各ディ
ジタル信号間の位相差に応じた計数値出力を発生する位
相計数回路とから構成したものである。

〔作　用〕

したがって、この発明は、位相を検出すべき２以上の信
号を基準時間信号の前後の状態信号に変換した後、両信
号の発生時期差および両信号の終了時期差のそれぞれの
時間差を基準時間信号を計数することにより、位相差を
弁別し、計測している。

〔実施例〕

以下、この発明の実施例を図面を参照して詳細に説明す
る。

第１図は、この発明の位相弁別回路の実施例を示してい
る。

第１図において、入力端子２ａ、２ｂには相互に位相差
を検出すべき複数の比較すべきディジタル入力信号Ｓ−
１Ｓｂが図示してないフィルタを介して個別に加えられ
、各ディジタル信号Ｓ、、Ｓｂは個別に信号変換手段と
しての電圧比較回路（電圧コンパレータ）４Ａ、４Ｂに
加えられる。

各電圧比較回路４Ａ、４Ｂは、たとえば、演算増幅器で
構成されるＡＣ結合電圧比較回路で構成されており、入
力端子２ａ、２ｂに加えられたアナログ信号はディジタ
ル信号５ｄｌｌ、ｓａｂに変換された後、また、入力信
号Ｓ、　、Ｓ、がディジタル信号の場合には、そのディ
ジタル信号を通過させて同期化回路６に加える。

同期化回路６は、クロック発振器８から基準時間信号に
応動して現在の第１の状態信号５４ｍ１、Ｓ　ａｂｚお
よび基準時間信号ＣＫの単位基準信号時間（たとえば１
パルス時間）だけ前の第２の状態信号Ｓ４＠ｔ　、Ｓａ
ｎｇを同期化して記憶するとともに出力し、各状態信号
Ｓａｍ＋　、Ｓａｌ、Ｓａｎｇ、Ｓ　ａｂｔを進み遅れ
分析回路１０および計測区間制御回路１２に加える。

進み遅れ分析回路１０は、状態信号Ｓａｍ＋、５４ｂｌ
の立ち上がりまたは立ち下がりの進み遅れ、状態信号Ｓ
ｄａｇ　、５ａｂｚの立ち上がりまたは立ち下がりの進
み遅れを分析し、進み計数開始指示信号Ｔｕ、遅れ計数
開始指示信号Ｔ４または計数停止指示信号Ｔ、を発生す
る。

また、計測区間制御回路１２は、各状態信号Ｓａｍ＋　
、Ｓｄｂ＋　、Ｓａｎｇ　、５ｄｂｚの比較により、計
測区間の制御を行うものであり、計数区間分析回路１４
および計数区間制御回路１６から構成されている。

ここで、計数区間分析回路１４は、各状態信号Ｓ４□、
５ａｂｔ　、Ｓａｍｚ　−、５ａｂｚの比較から計測区
間の開始信号ＣＯ１または計測区間の終了信号Ｃｒを発
生する。また、計数区間制御回路１６は、計測区間の開
始信号ＣＯ１終了信号Ｃｒ、クロック発振器８からの基
準時間信号ＣＫ、ならびにタイミング制御回路１８から
の計測開始命令信号Ｃ，に基づき、計数を許可するため
の計数許可信号Ｃ０を発生し、計数制御回路２０に加え
る。

計数制御回路２０は、計数許可信号Ｃ，、クロック発振
器８からの基準時間信号ＣＫ、進み遅れ分析回路１０か
らの進み計数開始指示信号Ｔ、、遅れ計数開始指示信号
Ｔ４または計数停止指示信号Ｔ、に応じて、進み計数区
間指示信号Ｃ，または遅れ計数区間指示信号Ｃ４を発生
して位相計数回路２２に加える。

位相計数回路２２は、計数制御回路２０からの進み計数
区間指示信号Ｃｕまたは遅れ計数区間指示信号Ｃ４に応
じてクロック発振器８からの基準時間信号ＣＫを正方向
または負方向に計数し、各入力信号Ｓ、　、Ｓｂ間の位
相差に応じた計数値周波数を発生し、その計数値出力は
出力端子２４から取り出される。

以上の構成に基づき、その動作を第２図を参照して説明
する。

第２図のＡはクロック発振器８が発生する基準時間信号
を示し、この基準時間信号は、同期化回路６、計数区間
制御回路１６、計数制御回路２０および位相計数回路２
２に加えられる。

第２図のＢおよびＣは位相差を検出すべき信ＭＳ、、Ｓ
ｂを示し、これらディジタル信号８つ、Ｓｂは、入力端
子２．．２．に個別に加えられる。

第２図のＢおよびＣに示すように、各信号Ｓ１、Ｓｌは
、発生時期、デユーティ比あるいはそのレベルなどの電
気的特徴部分についての共通性は全く無いものどする。

そこで、電圧比較回路４Ａ、４Ｂは、各信号Ｓ、、Ｓｂ
をその立ち上がりおよび立ち下がりに同期した一定レベ
ルの状態信号に変換し、電圧比較回路４Ａは信号Ｓ、を
第２図のＤに示す状態信号５ｄａｌに変換し、また、電
圧比較回路４Ｂは信号Ｓ１を第２図の已に示す状態信号
５ｄｂＩに変換する。

同期化回路６は、各状態信号Ｓｄ□、５ａｂｓを記憶し
て出力するとともに、各状態信号Ｓｄｍｌ、ｓｏ＋から
基準時間信号ＣＫの単位基準信号時間だけ前の状態信号
Ｓｄ、２．５ｄｂ２を記憶し、かつ出力する。第２図の
Ｆ、Ｇは、各状態信号Ｓ４゜、Ｓ　ｄｂ！を示す。これ
ら各状態信号Ｓ。ｌ　、Ｓａｂ＋Ｓｄｎｇ　、５ａｂｚ
は進み遅れ分析回路１０および計数区間分析回路１４に
加えられる。

進み遅れ分析回路１０は、各状態信号Ｓ４□、５ａｂＩ
％　Ｓａｍｚ　、５ａｂｚから信号Ｓ、、Ｓｂ間の位相
の進みまたは遅れ状態の分析を行い、たとえば、信号８
つの位相が信号Ｓｂの位相より進んでいる場合には、第
２図のＨに示すように、進み位相の計数開始指示信号Ｔ
１を発生し、信号Ｓ、の位相が信号Ｓｂの位相より遅れ
ている場合には、第２図の■に示すように、遅れ位相の
計数開始指示信号Ｔ４を発生し、または、両信号Ｓ−１
Ｓｂ間に位相差が無い場合には、第２図のＪに示すよう
に、計数停止指示信号Ｔ８を発生する。

また、計数区間分析回路１４は、２相の各信号Ｓ１、Ｓ
ｂのデユーティ比が等しくない場合でも位相差の計測が
適正に行なえるように計数区間を設定するために、計数
区間を算出する。すなわち、この計数区間分析回路１４
は、状態信号Ｓ。２、Ｓａｂ＋　５Ｓａｎ２、Ｓｏｇか
ら計数区間の開始信号Ｃ０およびその終了信号Ｃｒを発
生し、計数区間制御回路１６に加える。

計数区間制御回路１６は、これら区間開始信号Ｃ，およ
び区間終了信号Ｃｒ、クロック発振器８からの基準時間
信号、タイミング制御回路１８から加えられる第２図の
Ｍに示す開始命令信号ｃ５に基づき、第２図のＮに示す
計数許可信号ｃ０を発生し、あるいは、タイミング制御
回路１８から加えられる開始命令信号Ｃ８に対し、計数
許可状態になるときには、ＢＵＳＹ信号をタイミング制
御回路１８に加える。第２図のＮにおいて、ＴＩは第１
の計数区間、Ｔ、は第２の計数区間を示す。なお、ＢＵ
ＳＹ信号によってタイミング制御回路１８は、開始命令
信号ＣＩの発生を解除する。

そして、計数制御回路・２０は、第２図のＨ１■に示す
計数開始指示信号Ｔｕ、Ｔ、または第２図のＪに示す計
数停止指示信号Ｔ、および第２図のＮに示す計数許可信
号Ｃ０によって、第２図のＫに示す進み計数区間指示信
号Ｃｕ、または、第２図のしに示す遅れ計数区間指示信
号Ｃ１を発生し、位相計数回路２２に加える。

位相計数回路２２は、これら進み計数区間指示信号Ｃ，
または遅れ計数区間指示信号°Ｃ４、計数区間制御回路
１６からの計数区間指示信号Ｔｃに応じて信号Ｓ−１Ｓ
ｂ間の位相差区間において、基準時間信号ＧＫを計数す
る。第２図のＮにおいて、第１の計数区間Ｔ１の斜線で
示すｔｏ、ｔｔｚ、第２の計数区間Ｔ２の斜線で示すｊ
　ｔ、Ｓｊ　ｔｔは、位相計数回路２２の実際の計数区
間である。

ここで、信号Ｓ−１Ｓｂ間の位相差と、計数値との関係
を説明する。すなわち、第１の計数区間ＴＩでは、ｔ　
１１％　ｔ　１ｇは共に加算区間であり、位相差は、（
ｔ＋＋＋　ｔｔｚ）／２で与えられる。また、第２の計
数区間Ｔｔでは、ｔｉｔは加算区間、ｔ。

は減算区間であり、そこで、位相差は、（ｔ□−ｔ　ｚ
ｇ）　／　２で与えられる。この場合、ｌ　ｔ−１ｌ　
＜　ｌ　ｔ＝−１のとき・・・位相の遅れｌ　ｔ−１ｌ
　＞　ｌ　ｔ＝−１のとき・・・位相の進みｌ　ｔｔｔ
ｔ＝　ｌ　ｔ−１のとき・・・位相差無しとなる。

第３図はこの場合の具体的な計数動作を示し、第３図に
おいて、Ａは基準時間信号、Ｂは信号ＳＩＩ、また、Ｃ
は信号Ｓ１に対応し、１．は信号Ｓｂの進み区間、１ｔ
は信号Ｓ、の進み区間である。そこで、両信号Ｓ−１Ｓ
ｂの位相差Δｔは、各信号Ｓ−１Ｓｂの中心位置から求
めることができる。ここで、ｔ、＝７パルス、ｔｚ＝９
パルスとすると、Δｔ＝　（ｔｔ　　＋ｔ２）／２＝　
（７＋９）／２＝８パルスとなり、位相差が求められる
。

このように、２相の信号Ｓ、　、Ｓｂのデユーティ比が
厳密に等しくなることは、通常有り得ないので、１計数
区間を２回計測することにより、デユーティ比の異なる
２相の信号ｓ、　、ｓｂの位相差を弁別することができ
る。

そして、これらの位相差は、基準時間信号ＣＫの計数値
で与えられ、時間値で出力端子２４から出力される。

このような構成によれば、２相の信号間の位相差を定量
的に知ることができ、この発明の検出原理は、各信号の
立ち上がり、立ち下がりの時期的な変位を加減算し、そ
の平均値を取るようにしており、これは信号の中心位置
の位相差を求めているのである。したがって、デユーテ
ィ比や発生時期、発生終了時期が一致していない任意か
つ複数の信号間の位相差を高精度にしかも容易に検出で
きる。

第４図はこの発明の位相弁別回路の具体的な実施例を示
し、第１図に示す実施例と同一部分には同一符号を付し
である。

第４図において、入力端子２ａ＋　、２ａｔ間には、た
とえば、光検出器から信号Ｓｌｌが加えられ、入力端子
２ｂ＋、２ｂｚには、同様に光検出器信号ｓｂが加えら
れる。

入力端子２ａ１．２ａｔの間に、または、入力端子２ｂ
ｌ、２ｂｚの間に加えられた光検出器からの各入力信号
ｓ、　、Ｓｂは、アナログ信号をディジタル化し、ある
いはディジタル信号をそのまま通過させる信号変換手段
２５Ａ、２５Ｂに加えられる。各信号変換手段２５Ａ、
２５Ｂは直流成分を遮断するとともに、特定の基準電圧
と比較して信号変換を施す手段であり、直流成分ないし
低域周波数成分を遮断する低域周波数成分除去回路２６
Ａ、２６Ｂ、各入力信号Ｓ−１Ｓｂと特定の基準電圧と
を比較する電圧比較回路４Ａ、４Ｂ、および信号変換出
力のレベルを変更するレベルシフト回路２９Ａ、２９Ｂ
から構成されている。

入力端子２ａ＋　、Ｚａｔ間、または、入力端子２ｂＩ
、２ｂ２間に加えられた光検出器からの各入力信号ｓ、
　、ｓｂには、一般的に直流成分が重畳されているので
、この実施例では、低周波数成分除去回路２６Ａ、２６
Ｂが設置されている。この低周波数成分除去回路２６Ａ
、２６Ｂは、コンデンサ３８および抵抗３０で構成され
、入力信号Ｓ−、Ｓｂ中の直流成分を除去する。

各電圧比較回路４Ａ、４Ｂは、演算増幅器２８、抵抗３
２．３４．３６およびコンデンサ４０．４２で構成され
、端子４４ａ、４６には、基準電圧として電圧Ｖ３、端
子４４ｂには基準電圧として電圧−Ｖ、が加えられてい
る。

また、各レベルシフト回路２９Ａ、２９Ｂは、トランジ
スタ４８、ダイオード５０および抵抗５２．５４で構成
され、端子５６には電圧ｖｂが加えられている。

前記同期化回路６は、４ビツトのランチ回路５Ｂで構成
され、ラッチ回路５８１はラッチ回路５日と一体に構成
される。各信号変換手段２５Ａ、２５Ｂの出力は、ラッ
チ回路５８の入力ＩＤ、２Ｄに加えられ、クロック発振
器８の基準時間信号ＣＫもラッチ回路５８に加えられて
いる。また、クロック発振器８の基準時間信号ＣＫは、
ＪＫフリフプフロップ回路（ＪＫ−ＦＦ回路）６０に加
えられ、そのＱ出力はラッチ回路５８゛の入力５Ｄに加
えられている。なお、このＪＫ−ＦＦ回路６０のセット
人力Ｓには、解析の開始命令信号Ｃ１が加えられ、その
リセット人力Ｒには、解析の停止信号Ｃ１が加えられ、
そのＱ出力はＢＵＳＹ信号となる。

前記進み遅れ分析回路ｌＯはデコーダ６２で構成され、
ランチ回路５８が発生した各状態信号５４１１１　、Ｓ
ａｂ＋　％　５４ａｚ　、５ａｂｔは、デコーダ６２０
入力ＡＳＢ、ＣＳＤとなり、各出力０ないし１５には、
符号化出力が発生する。各出力０．１．２．３．４．７
．８．１１．１２．１３．１４．１５には、抵抗′６４
．６６．６８を介して端子７０から電圧ｖｈが加えられ
ている。

計数制御回路２０は、インバータ７２．７４、ＪＫ−Ｆ
Ｆ回路７６．７８およびＮＯＲ回路８０で構成されてい
る。すなわち、デコーダ６２の出力２．１３に発生する
進み位相の計数開始指示信号Ｔｕは、インバータ７２で
反転されてＪＫ−ＦＦ回路７６のＪ入力となり、デコー
ダ６２の出力１．１４に発生した遅れ位相の計数開始指
示信号Ｔ４は、インバータ７４で反転されてＪＫ−ＦＦ
回路７８のＪ入力となり、各ＪＫ−ＦＦ回路７６．７８
のに人力には、デコーダ６２の出力０，３．４．７．８
．１１．１２．１５が加えられている。また、ＪＫ−Ｆ
Ｆ回路７６．７８のリセット人力Ｒには、停止信号Ｃｒ
が加えられ、ＪＫ−ＦＦ回路７６の反転出力Ｑには進み
計数区間指示信号Ｃ，、ＪＫ−ＦＦ回路７８の反転出力
百には遅れ計数区間指示信号Ｃ６がそれぞれ発生し、こ
れら各信号Ｃｕ、Ｃ４は、ＮＯＲ回路８０を介してＮＡ
ＮＤ回路８２に加えられる。

また、前記計数区間分析回路１４は、デコーダ８４．８
６、ＡＮＤ回路８８．９０．９２．９４、インバータ９
６．９８．１００で構成されている。

すなわち、ＪＫ−ＦＦ回路６０の出力ＱはＡＮＤ回路８
８．９０に加えられ、ラッチ回路５８′の出力５Ｑは、
ＡＮＤ回路８８に加えられるとともに、インバータ９６
で反転されてＡＮＤ回路９０に加えられる。デコーダ８
４の入力Ａ、Ｂには状態信号５ｄｓｔ　、Ｓａｂ＋が加
えられ、デコーダ８６の入力Ａ、Ｂには、状態信号Ｓ。

ｚ　、５ａｂｚが加えられ、デコーダ８４の出力０，３
はＡＮＤ回路９２．９４に加えられ、デコーダ８６の出
力Ｏ１３は、インバータ９８．１００で反転されてＡＮ
Ｄ回路９２．９４に加えられる。また、ＡＮＤ回路９２
．９４には、ＡＮＤ回路８８の出力が加えられている。

そして、前記計数区間制御回路１６は、Ｊ’に−ＦＦ回
路１０２．１０４、ＮＡＮＤ回路１０６．１０Ｂ、ＮＯ
Ｒ回路１１０．１１２で構成されている。すなわち、Ａ
ＮＤ回路９２．９４の出力は、ＪＫ−ＦＦ回路１０２．
１０４のＪ入力となり、ＪＫ−ＦＦ回路１０２．１０４
のに入力には、デコーダ８４の出力０．３が加えられて
いる。各ＪＫ−ＦＦ回路１０２．１０４のリセット人力
Ｒには、停止信号ＣＷ、が加えられている。ＪＫ−ＦＦ
回路１０２の反転出力百、デコーダ８４の出力０はＮＡ
ＮＤ回路１０６に加えられ、ＪＫ−ＦＦ回路１０４の反
転出力ｉおよびデコーダ８４の出力３はＮＡＮＤ回路１
０８に加えられ、各ＮＡＮＤ回路１０６．１０８の出力
は、ＮＯＲ回路１１２を介してＪＫ−ＦＦ回路６０のに
入力となっている。このため、ＪＫ−ＦＦ回路１０２．
１０４の反転出力ｉは、ＡＮＤ回路９２．９４に加えら
れているとともに、ＮＯＲ回路１１０を介してＮＡＮＤ
回路８２に加えられ、このＮＡＮＤ回路８２の出力で与
えられる計数許可信号Ｃ，は、位相計数回路２２に加え
られている。

また、ＪＫ−ＦＦ回路７６．７８．１０２．１０４のセ
ント人力Ｓには、ＮＯＲ回路１１４から所定のセット信
号が加えられている。。

したがって、デコーダ６２の４ビツトの出力は、第１表
に示すようになる。

このような各出力において、その出力状態は、第５図に
示すよゲになり、位相の遅れ、進み、位第１表 相の一致（ＩＤＬＥ）または不定（ＩＬＬＥＧＡＬ　）
の各状態が得られる。

したがって、このような回路によれば、第１図および第
２図で説明したように、相互に位相差を検出すべきディ
ジタル信号Ｓ、　、Ｓ、の位相差が精度良く検出される
。

なお、各実施例では、位相差を検出すべき信号を２相信
号として説明したが、３以上の位相差を持つ複数の各信
号間の位相差の検出に利用できることは言うまでもない
。

〔発明の効果〕

以上説明したように、この発明によれば、複数の信号の
位相差を高精度にしかも容易に検出することができ、た
とえば、オートフォーカス装置において、光電変換素子
からの出力信号の位相差の検出に用いることができる２

【図面の簡単な説明】

第１図はこの発明の位相弁別回路の実施例を示すブロッ
ク図、第２図はその動作タイミングを示す説明図、第３
図は信号間の位相差を示す説明図、第４図はこの発明の
位相弁別回路の具体的な実施例を示す回路図、第５図は
デコーダの出力状態を示す状態説明図である。 ６・・・同期化回路、８・・・クロック発振器、１０・
・・進み遅れ分析回路、１２・・・計測区間制御回路、
２０・・・計数制御回路、２２・・・位相計数回路、２
５Ａ、２５Ｂ・・・信号変換手段。 第３図

Claims (2)

【特許請求の範囲】
1. （１）相互に位相差を検出すべき複数のディジタル信号
   を一定周期の基準時間信号に同期化するとともに前記デ
   ィジタル信号の現在の状態信号と前記基準時間信号の単
   位信号時間前の状態信号とを出力する同期化回路と、こ
   の同期化回路から出力される同期化された前記各状態信
   号を比較して各ディジタル信号間の進みまたは遅れを分
   析して進み計数開始指示信号、遅れ計数開始指示信号、
   進み遅れ計数停止指示信号を出力する進み遅れ分析回路
   と、前記同期化回路から出力される同期化された各状態
   信号から計測区間を定めかつ計測を許可する信号を出力
   する計測区間制御回路と、この計測区間制御回路から出
   力される計測を許可する前記信号ならびに前記進み遅れ
   分析回路から出力される前記進み計数開始指示信号、前
   記遅れ計数開始指示信号または前記進み遅れ計数停止指
   示信号を総合して進み計数区間指示信号または遅れ計数
   区間指示信号を出力する計数制御回路と、この計数制御
   回路から出力される前記進み計数区間指示信号または前
   記遅れ計数区間指示信号に基づいて前記基準時間信号を
   正方向または負方向に計数して前記各ディジタル信号間
   の位相差に応じた計数値出力を発生する位相計数回路と
   から構成されたことを特徴とする位相弁別回路。
2. （２）前記同期化回路の前段に、直流成分を遮断した後
   、特定の基準電圧と比較して信号変換を施す信号変換手
   段を設置し、この信号変換手段を通過させて得られたデ
   ィジタル信号を前記同期化回路に入力することを特徴と
   する特許請求の範囲第１項に記載の位相弁別回路。