JPS6117026B2

JPS6117026B2 -

Info

Publication number: JPS6117026B2
Application number: JP55188927A
Authority: JP
Inventors: Kazuhiko Gokon
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-12-26
Filing date: 1980-12-26
Publication date: 1986-05-06
Also published as: JPS57111900A

Description

【発明の詳細な説明】本発明は、現用、予備構成の多重化された主記
憶装置の切換制御を行う主記憶装置制御方式に関
するものである。

従来、現用及び予備の中央制御装置からそれぞ
れアクセスすることを可能とした現用及び予備の
主記憶装置を備えた高信頼度のシステムが知られ
ている。このようなシステムに於いて、現用の主
記憶装置に障害が発生した場合、予備の主記憶装
置に切換える必要がある。この場合、予備の主記
憶装置の内容が現用の主記憶装置の内容と異なつ
ている為、バツクアツプメモリ等からデータを転
送する必要がある。しかし、電子交換機等の実時
間処理システムでは、バツクアツプメモリからデ
ータを転送している間、処理が停止される欠点が
ある。

本発明の目的は、現用と予備との多重化された
主記憶装置に於いて、書込み、読出し動作は、現
用、予備共に同時に実行し、読出データは現用の
主記憶装置のみから中央制御装置に転送すること
により、複数台の主記憶装置に蓄積された命令、
データを常に同一のものとすると共に、処理を停
止することなく、単一の保守命令により、現用、
予備の切換えを実行し、主記憶装置の障害発生時
の処理を速やかに且つ効率良く実行し得る主記憶
装置制御方式を提供することにある。以下実施例
について詳細に説明する。

第１図は本発明の実施例のブロツク図であり、
主記憶装置MM₀，MM₁は、それぞれ半導体集積
回路メモリ等による記憶部MMU₀，MMU₁と、制
御部MMC₀，MMC₁とから構成され、中央制御装
置CC₀，CC₁から制御部MMC₀，MMC₁を介して
何れの記憶部MMU₀，MMU₁に対してもアクセス
できるように構成されている。この場合、中央制
御装置CC₀，CC₁と主記憶装置MM₀，MM₁とは、
それぞれ何れか一方が現用、他方が予備となるも
のであり、例えば、中央制御装置CC₀と主記憶装
置MM₀を現用、中央制御装置CC₁と主記憶装置
MM₁を予備とした場合、制御部MMC₀、MMC₁を
介して現用の中央制御装置CC₀と主記憶装置
MM₀，MM₁の記憶部MMU₀，MMU₁とが接続さ
れるので、第７図ａに示す接続構成となる。

この第７図ａに示す構成に於いて、主記憶装置
MM₀，MM₁は、中央制御装置CC₀からの書込指
示を受付けて書込動作を行い、主記憶装置
MM₀，MM₁は、中央制御装置CC₀からの読出指
示を受付けて読出動作を行い、読出データは、現
用の主記憶装置MM₀からのみ中央制御装置CC₀に
転送するものであり、以下、中央制御装置CC₀か
らの主記憶装置MM₀，MM₁の現用，予備の切換
指示を受付けて実行する場合について説明する。

第２図は制御部MMC₀，MMC₁の機能を示すブ
ロツク図であり、制御部MMC₀，MMC₁は同一構
成であつて、その一方の構成を示している。この
制御部をMMC₀として用いるか、又はMMC₁とし
て用いるかは、機番情報MMNによつて決定され
る。

第２図に於いて、TCTLは制御部用及び記憶部
用の各種タイミング信号TMを形成するタイミン
グ制御回路、DEC１はデコーダ、SEL１は主記
憶装置の機番情報MMN（例えば、MMC₀では
“０”、MMC₁では“１”）に応じて選択動作する
セレクタ、FF１〜FF４はフリツプフロツプで、
FF１は、どの中央制御装置と接続するかを決定
する第１の手段としてのアドレスバス選択フリツ
プフロツプ、FF２，FF３は、どの中央制御装置
にアンサデータを返送するかを決定する第２の手
段としてのアドレスバス選択フリツプフロツプ、
FF４は、メモリバスの切り離しを制御するトラ
ブルフリツプフロツプである。又Ｇ１〜Ｇ３０
は、アンドゲート、オアゲート、インバータ等の
ゲート回路である。

なお、Ｇ２７及びＧ２０は、他系（MMC₀の場
合はMMC₁、MMC₁の場合はMMC₀）への信号の
ドライバとなるものであり、又Ｇ２８，Ｇ３０は
他系からの信号の入力バツフアとなるものであつ
て、（Ｍ）で示される信号の対に接続される。即
ち、Ｇ２７の出力は他系のＧ２８の入力に接続さ
れ、Ｇ２０の出力は他系のＧ３０の入力に接続さ
れる。同様に、Ｇ２０の出力及びＧ２６の出力
は、他系のＧ２１の入力へ接続される。

制御部には、自系の中央制御装置（MMC₀の場
合はCC₀，MMC₁の場合はCC₁）から主記憶装置へ
アクセスする場合には、起動信号Ｅ（Ｓ）が加え
られ、他系の中央制御装置（MMC₀の場合は
CC₁，MMC₁の場合はCC₀）から主記憶装置へアク
セスする場合には、起動信号Ｅ（Ｍ）が加えら
れ、中央制御装置との間でデータＤが転送され
る。

このデータＤは、第６図ｂに示すように、主記
憶装置のアドレスADと、書込／読出データ
DATAとからなり、時分割されている。又第６
図ａは、転送動作の開始を指示する起動信号を示
すものである。この起動信号によりタイミング制
御回路TCTLから各部へタイミング信号が送出さ
れる。例えば、第２図に示す制御部がMMC₀であ
れば、中央制御装置CC₀からの主記憶装置への書
込／読出／現用予備切換えの起動は、信号Ｅ
（Ｓ）によつて行われ、ゲート回路Ｇ１，Ｇ７に
入力される。又中央制御装置CC₁からの主記憶装
置への起動は、信号Ｅ（Ｍ）により行われ、他系
のゲート回路Ｇ２７によつてドライブされた信号
を自系のゲート回路Ｇ２８により受信し、ゲート
回路Ｇ２，Ｇ８へ加えることになる。

又第２図に於けるTMは、タイミング制御回路
TCTLから記憶部への制御タイミング信号、WD
は記憶部への書込データ、RDは記憶部からの読
出データである。なお、（Ｍ）は他系の制御部へ
の接続線、MMEは主記憶装置の現用、予備の切
換等の保守動作指示用の命令、MMEAはその命
令MMEのアンサ情報である。

ゲート回路Ｇ１１の出力は、ゲート回路Ｇ４，
Ｇ１２〜Ｇ１５とデコーダDEC１とに加えら
れ、又記憶部への書込データWDとなる。又ゲー
ト回路Ｇ１２〜Ｇ１５の出力によりフリツプフロ
ツプFF１〜FF４のセツト，リセツトが制御され
る。又フリツプフロツプFF１〜FF３の出力はセ
レクタSEL１に加えられ、フリツプフロツプFF
４の出力はゲート回路Ｇ４，Ｇ２５，Ｇ２６に加
えられる。

又ゲート回路Ｇ２４の出力のアドレスバス選択
ゲート信号ABSGは、ゲート回路Ｇ１，Ｇ２，Ｇ
９，Ｇ１０に入力され、そのアドレスバス選択ゲ
ート信号ABSGが“１”であると、ゲート回路Ｇ
２，Ｇ１０が開かれ、又“０”であると、ゲート
回路Ｇ１，Ｇ９が開かれるので、自系からの起動
信号Ｅ（Ｓ）と他系からの起動信号及び自系から
のデータＤと他系からのデータの選択が行われ
る。

第３図はこれらの起動信号Ｅ（Ｓ），Ｅ（Ｍ）
の説明図であり、アドレスバス選択ゲート信号
ABSGが“０”であると、主記憶装置の制御部
MMC₀，MMC₁では、起動信号Ｅ（Ｓ）をゲート
回路Ｇ３１，Ｇ３３，Ｇ３４，Ｇ３６を介してそ
れぞれのタイミング制御回路TCTLへ加える起動
信号EN₀，RN₁とする。又アドレスバス選択ゲー
ト信号ABSGが“１”であると、他系の主記憶装
置への起動信号Ｅ（Ｍ）をゲート回路Ｇ３２，Ｇ
３３，Ｇ３５，Ｇ３６を介してそれぞれのタイミ
ング制御回路TCTLへ加える起動信号EN₀，EN₁
とする。なお、第３図に於けるゲート回路Ｇ３１
〜Ｇ３３及びＧ３４〜Ｇ３６は、それぞれ第２図
に於けるゲート回路Ｇ１〜Ｇ３に対応するもので
ある。又第７図ａに示すように、主記憶装置
MM₀を現用、主記憶装置MM₁を予備とし、中央
制御装置CC₀を現用とした時、制御部MMC₀のア
ドレスバス選択ゲート信号ABSGは“０”とし、
制御部MMC₁のアドレスバス選択ゲート信号
ABSGは“１”とし、制御部MMC₀，MMC₁共に
中央制御装置CC₀からの起動信号を受取り、中央
制御装置CC₁からの起動信号は受付けない。

又第２図に於いて、書込みの場合、データＤは
信号ABSGが“０”であると、ゲート回路Ｇ９，
Ｇ１１を介して書込データWDとなつて記憶部へ
転送され、信号ABSGが“１”であると、他系か
らのデータがゲート回路Ｇ３０，Ｇ１０，Ｇ１１
を介して書込データWDとなり、記憶部へ転送さ
れる。即ち、アドレスバス選択ゲート信号ABSG
は中央制御装置CC₀からの起動信号、データを受
付けるか、中央制御装置CC₁からの起動信号、デ
ータを受付けるかを選択する信号であり、信号
ABSGが、“０”ならば自系の中央制御装置
（MMC₀はCC₀，MMC₁はCC₁）から、又信号
ABSGが“１”ならば他系の中央制御装置
（MMC₀はCC₁，MMC₁はCC₀）からの起動信号、
データを受付ける。しかし、信号ABSGの如く、
自系、他系の選択と言うイメージをアドレス選択
フリツプフロツプFF１には持たせず、中央制御
装置CC₀，CC₁を選択すると言うイメージを持た
せた方が、ソフトウエアの構成上有利である。こ
の為、セレクタSEL１により、中央制御装置
CC₀，CC₁の選択信号を、自系、他系中央制御装
置の選択信号に変換している。

セレクタSEL１は、主記憶装置の機番情報
MMNに従つて選択動作するものであり、主記憶
装置MM₀であることを示す為の機番情報MMNが
“０”であると、実線で示す選択接続、主記憶装
置MM₁であることを示す為の機番情報MMNが
“１”であると、点線で示す選択接続となる。従
つて、機番情報MMNが“０”であると、フリツ
プフロツプFF１の出力はそのままゲート回路Ｇ
２４に加えられることになり、機番情報MMNが
“１”であると、フリツプフロツプFF１の出力は
反転されてゲート回路Ｇ２４に加えられることに
なる。

即ち、制御部がMMC₀であれば、機番情報
MMNは“０”であり、フリツプフロツプFF１の
出力はそのまま信号ABSGとなるから、フリツプ
フロツプFF１が“０”であれば、信号ABSGは
“０”となつて、自系の中央制御装置CC₀を選択
し、又フリツプフロツプFF１が“１”であれ
ば、他系の中央制御装置CC₁を選択する。又制御
部がMMC₁であれば、機番情報MMNは“１”で
あり、フリツプフロツプFF１の出力が反転され
て信号ABSGとなるから、フリツプフロツプFF
１が“０”であれば、信号ABSGは“１”となつ
て、他系の中央制御装置CC₀を選択し、フリツプ
フロツプFF１が“１”であれば、信号ABSGは
“０”となり、自系の中央制御装置CC₁を選択す
る。従つて、セレクタSEL１により０系，１系選
択信号を自系、他系選択信号に変換できることに
なる。

例えば、制御部MMC₀，MMC₁に於けるフリツ
プフロツプFF１の出力を共に“０”となるよう
に設定すると、制御部MMC₀のタイミング制御回
路TCTLは、中央制御装置CC₀からの起動信号Ｅ
（Ｓ）をゲート回路Ｇ１，Ｇ３，Ｇ５，Ｇ６を介
して受信することになり、又制御部MMC₁のタイ
ミング制御回路TCTLは、中央制御装置CC₀から
の起動信号Ｅ（Ｍ）を、他系のゲート回路Ｇ２７
及び自系のゲート回路Ｇ２８，Ｇ２，Ｇ３，Ｇ
５，Ｇ６を介して受信することになる。即ち、主
記憶装置MM₀，MM₁共に中央制御装置CC₀に接
続される。

又制御部MMC₀では、中央制御装置CC₀からの
データＤがゲート回路Ｇ９，Ｇ１１を介して書込
データWDとなり、制御部MMC₁では、中央制御
装置CC₀からのデータＤが他系のゲート回路Ｇ２
０及び自系のゲート回路Ｇ３０，Ｇ１０，Ｇ１１
を介して書込データWDとなる。又制御部
MMC₀，MMC₁共にフリツプフロツプFF１の出
力を“１”となるように設定すると、起動信号及
び書込データは、共に中央制御装置CC₁から転送
されたものとなる。

又機番情報MMNが“０”の時、フリツプフロ
ツプFF２，FF３の出力は、それぞれゲート回路
Ｇ２２，Ｇ２３を介してゲート回路Ｇ２５，Ｇ２
６に加えられ、機番情報MMNが“１”の時は、
フリツプフロツプFF２の出力はゲート回路Ｇ２
３を介してゲート回路Ｇ２６に、又フリツプフロ
ツプFF３の出力はゲート回路Ｇ２２を介してゲ
ート回路Ｇ２５に加えられる。これらのゲート回
路Ｇ２５，Ｇ２６の出力はアンサバス選択ゲート
信号WBSG₀，WBSG₁としてゲート回路Ｇ１９，
Ｇ２０に加えられる。即ち、アンサバス選択ゲー
ト信号WBSG₀，WBSG₁が“０”，“０”である
と、ゲート回路Ｇ１９，Ｇ２０が閉じられ、読出
データRD及びアンサ信号MMEAは、中央制御装
置CC₀，CC₁のどちらにも転送されないものとな
る。又“１”，“０”であると、読出データRD及
びアンサ信号MMEAは自系の中央制御装置に、
“０”，“１”であると、他系の中央制御装置に転
送されることになる。

従つて、制御部MMC₀，MMC₁共に、フリツプ
フロツプFF２は中央制御装置CC₀へのアンサデ
ータの返送を指示するフリツプフロツプとなり、
フリツプフロツプFF３は中央制御装置CC₁への
アンサデータの返送を指示するフリツプフロツプ
となる。即ち、第７図ａ或いはｂのような構成が
フリツプフロツプFF１，FF２，FF３の設定に
より実現できることになる。ここで、フリツプフ
ロツプFF１は、どの中央制御装置と接続するか
を決定する第１の手段を構成する要素であり、フ
リツプフロツプFF２，FF３は、どの中央制御装
置に読出データを返送するかを決定する第２の手
段を構成する要素である。

又デコーダDEC1は、主記憶装置のアドレスの
一部として転送された主記憶装置への動作指示の
デコーダであり、その出力のCRは内部フリツプ
フロツプの読取り、KR，KWはキー情報の読取
り及び書込み、NR，NWは一致読取り及び書込
み、MMEは主記憶装置の保守命令を示す。

第４図は第２図の第１の手段を構成するフリツ
プフロツプFF１とその周辺回路を含むアドレス
バス選択制御回路部のブロツク図を示し、Ｇ３１
〜Ｇ４６はゲート回路であり、中央制御装置から
は、例えば、保守命令時、第８図のａに示す32ビ
ツト構成の制御データが加えられる。その下位４
ビツトＢ００〜Ｂ０３はデコーダDEC１でデコ
ードされ、保守命令がアドレスバス選択フリツプ
フロツプFF１の設定指示であれば、ゲート回路
Ｇ３７，Ｇ３８に“１”のデコード出力が加えら
れる。又ビツトＢ０５，Ｂ０４は機番情報MMN
が“０”の時のセツト及びリセツトの信号、ビツ
トＢ０９，Ｂ０８は機番情報MMNが“１”の時
のセツト及びリセツトの信号となる。第８図のａ
に於いては、５ビツト目をMM₀のFF１セツト、
９ビツト目をMM₁のFF１セツトとして示してい
る。

ゲート回路Ｇ３９〜Ｇ４１は、第２図のセレク
タSEL１の一部を構成するものであり、フリツプ
フロツプFF１の出力端子Ｑが“１”の場合、機
番情報MMNが“０”であると、ゲート回路Ｇ３
９の出力が“０”，ゲート回路Ｇ４０の出力が
“１”となる。従つて、ゲート回路Ｇ４１の出力
が“１”となり、この“１”の出力は、ゲート回
路Ｇ４２を介してゲート回路Ｇ４４に加えられ、
この時、ゲート回路Ｇ４３の出力は“０”である
から、自系の中央制御装置からのアドレス信号
SAがゲート回路Ｇ４４，Ｇ４６を介して記憶部
へ加えられる。又機番情報MMNが“１”である
と、ゲート回路Ｇ３９，Ｇ４０の出力は“１”と
なり、ゲート回路Ｇ４１の出力は“０”となる。
それによつてゲート回路Ｇ４４は閉じられ、ゲー
ト回路Ｇ４５が開かれ、他系の中央制御装置から
のアドレス信号MAが記憶部へ加えられる。

フリツプフロツプFF１の出力端子Ｑが“０”
の場合、機番情報MMNが“０”であると、ゲー
ト回路Ｇ３９，Ｇ４０の出力は“１”となり、ゲ
ート回路Ｇ４１の出力は“０”となるから、ゲー
ト回路Ｇ４４は閉じられ、ゲート回路Ｇ４５が開
かれる。又機番情報MMNが“１”であると、ゲ
ート回路Ｇ４０の出力が“０”となるから、ゲー
ト回路Ｇ４１の出力は“１”となり、ゲート回路
Ｇ４４は開かれ、ゲート回路Ｇ４５は閉じられる
ことになる。ゲート回路Ｇ４４が開かれた時に、
自系の中央制御装置からのアドレス信号SAが記
憶部へ加えられ、又ゲート回路Ｇ４５が開かれた
時に、他系の中央制御装置からのアドレス信号
MAが記憶部へ加えられる。又アドレス信号
SA，MAは、データＤと同一線により転送さ
れ、他系の中央制御装置からのアドレス信号MA
は第２図のゲート回路Ｇ３０を介して加えられ、
自系の中央制御装置からのアドレス信号SAはデ
ータＤそのものである。

第４図に於けるゲート回路Ｇ４４，Ｇ４５，Ｇ
４６は、第２図に於けるゲート回路Ｇ９，Ｇ１
０，Ｇ１１に対応し、第２図に示すように、デー
タＤの選択は、信号ABSGだけでなく、実際には
第４図に示すように、アドレス信号SA，MAの
16ビツト目の保守識別ビツトＢ１６（Ｓ），Ｂ１
６（Ｍ）によつても選択される。即ち、中央制御
装置から保守識別ビツトを受付けた時、自系から
の保守識別ビツトＢ１６（Ｓ）の場合は、ゲート
回路Ｇ４２を介してゲート回路Ｇ４４を開き、他
系からの保守識別ビツトＢ１６（Ｍ）の場合は、
ゲート回路Ｇ４３を介してゲート回路Ｇ４５を開
く。この場合、フリツプフロツプFF１の設定状
態とは無関係に信号SA或いはMAが受付けられ
ることになる。従つて、保守命令の場合は、フリ
ツプフロツプFF１の状態に拘わらず、信号SA或
いはMAが制御部内部のデコーダDEC１等に加え
られて、内部動作が実行される。

第５図は、第２図の第２の手段を構成するフリ
ツプフロツプFF２，FF３とその周辺回路を含む
アンサバス選択制御回路のブロツク図であり、第
２図と同一符号は同一部分を示し、Ｇ５１〜Ｇ６
９はゲート回路、SEL２はセレクタである。アン
サバス選択フリツプフロツプFF２，FF３の制御
時には、ビツトＢ００〜Ｂ０３をデコードするデ
コーダDEC１の“１”の出力がゲート回路Ｇ５
１〜Ｇ５４に加えられる。

セレクタSEL２は機番情報MMNに応じて実線
と点線との経路の選択を行うものであり、又ゲー
ト回路Ｇ５５〜Ｇ６０は、第２図に於けるゲート
回路Ｇ２５，Ｇ２６に相当し、フリツプフロツプ
FF４の出力が“０”で、タイミング制御回路
TCTLからのタイミング信号が“１”の時に開か
れる。又主記憶装置の保守命令MMEが加えられ
た時は、ゲート回路Ｇ６８，Ｇ６９が閉じられる
ので、フリツプフロツプFF２，FF３の出力は阻
止される。又ゲート回路Ｇ５５〜Ｇ６０から、ア
ンサバス選択ゲート信号WBSG₀（Ｂ１４〜Ｂ３
１，Ｂ００〜Ｂ０６，Ｂ０７〜Ｂ１３），WBSG₁
（Ｂ１４〜Ｂ３１，Ｂ００〜Ｂ０６，Ｂ０７〜Ｂ
１３）が出力される。又フリツプフロツプFF４
の出力が“１”となると、ゲート回路Ｇ５５〜Ｇ
６０は閉じられて、アンサバス選択ゲート信号
WBSG₀，WBSG₁は出力されないものとなる。

例えば、“１”の保守命令MMEが加えられる
と、機番情報MMNが“０”の場合は、ゲート回
路Ｇ６５の出力が“１”となり、アンサバス選択
ゲート信号WBSG₀（Ｂ００〜Ｂ０６）、WBSG₁
（Ｂ００〜Ｂ０６）がゲート回路Ｇ５６，Ｇ５９
から出力され、機番情報MMNが“１”の場合
は、アンサバス選択ゲート信号WBSG₀（Ｂ０７
〜Ｂ１３），WBSG₁（Ｂ０７〜Ｂ１３）がゲート
回路Ｇ５７，Ｇ６０から出力される。なお、Ｅ
（Ｍ）及びＢ１６（Ｍ）は、他系の中央制御装置
からの起動信号及び保守命令の実施を要求する保
守識別ビツト、Ｅ（Ｓ），Ｂ１６（Ｓ）は、自系
の中央制御装置からの起動信号及び保守識別ビツ
トである。又ゲート回路Ｇ４へ入力されるRFS
は、リフレツシユ動作時に、“１”となる信号で
ある。

このようにして、第７図ａに示すように、主記
憶装置MM₀の制御部のフリツプフロツプFF１，
FF３がリセツト、フリツプフロツプFF２がセツ
ト（FF1＝０，FF2＝１，FF3＝０）され、主記
憶装置MM₁の制御部のフリツプフロツプFF１〜
FF３がリセツト（FF１，FF２，FF3＝０）さ
れている場合、中央制御装置CC₀から主記憶装置
MM₀，MM₁に対してデータの書込み、読出しの
動作を行うが、主記憶装置MM₀のみからデータ
を読出すことになる。即ち、主記憶装置MM₀に
於いては、機番情報MMNが“０”であるから、
アドレスバス選択ゲート信号ABSGは“０”とな
り、自系の中央制御装置からの起動信号Ｅ（Ｓ）
が第２図に於けるゲート回路Ｇ１，Ｇ３，Ｇ５，
Ｇ６を介してタイミング制御回路TCTLに加えら
れ、主記憶装置MM₁に於いては、機番情報MMN
が“１”であるから、アドレスバス選択ゲート信
号ABSGは“１”となり、他系の起動信号Ｅ
（Ｍ）、即ち、中央制御装置CC₀からの起動信号Ｅ
（Ｍ）によりタイミング制御回路TCTLが起動さ
れる。

又主記憶装置MM₀では、自系の中央制御装置
からのアドレス信号SAが選択され、主記憶装置
MM₁では、他系の中央制御装置からのアドレス
信号MAが選択される。又主記憶装置MM₀の読出
データRDは、フリツプフロツプFF２の出力が
“１”で、且つアンサバス選択ゲート信号WBSG₀
が“１”であるから、ゲート回路Ｇ１７，Ｇ１
７，Ｇ１９を介して中央制御装置CC₀に転送され
るが、主記憶装置MM₁では、フリツプフロツプ
FF２，FF３の出力信号が“０”であるから、ア
ンサバス選択ゲート信号WBSG₀，WBSG₁は
“０”で、ゲート回路Ｇ１９，Ｇ２０は閉じられ
ることになり、読出データRDは転送されない。

この状態から、主記憶装置MM₁に対してデー
タの書込み及び読出しを行うように切換える場
合、第７図ｂに示すように、主記憶装置MM₀の
フリツプフロツプFF２を“１”から“０”に変
更し、主記憶装置MM₁のフリツプフロツプFF２
を“０”から“１”に変更する為の保守命令を実
行する必要がある。本発明に於いては、保守命令
の起動時は、フリツプフロツプFF１〜FF４の状
態如何に拘わらず、ゲート回路Ｇ７或いはＧ８
（第５図参照）を介してタイミング制御回路
TCTLを起動し、各フリツプフロツプの設定が可
能である。即ち、16ビツト目Ｂ１６の保守識別ビ
ツトが“１”となるから、自系ではビツトＢ１６
（Ｓ）によりゲート回路Ｇ７の出力が“１”、他系
ではビツトＢ１６（Ｍ）によりゲート回路Ｇ８の
出力が“１”となつて、タイミング制御回路
TCTLが起動される。

この保守命令は、主記憶装置MM₀，MM₁に対
するオーダを含むもので、データＤとして加えら
れ、例えば、第８図のａに示すように、第５ビツ
トＢ０５は主記憶装置MM₀のフリツプフロツプ
FF１のセツト、第９ビツトＢ０９は主記憶装置
MM₁のフリツプフロツプFF１のセツトを指示
し、このフリツプフロツプFF１がセツトされて
いる時は、中央制御装置CC₁によつて、又リセツ
トされている時は、中央制御装置CC₀によつて、
主記憶装置MM₀，MM₁の制御が行われる。

フリツプフロツプFF２，FF３のセツト，リセ
ツトは、ビツトＢ０４〜Ｂ１１を用いて行われる
もので、前述の如く主記憶装置MM₀のフリツプ
フロツプFF２を“１”から“０”に、主記憶装
置MM₁のフリツプフロツプFF２を“０”から
“１”に書換える場合、B06＝“１”、B07＝“０”、
B11＝“１”、B10＝“０”とし、Ｂ００〜Ｂ０３
は、例えば、“0010”とする。それによつて、主
記憶装置MM₀のフリツプフロツプFF２はリセツ
トされ、主記憶装置MM₁のフリツプフロツプFF
２はセツトされる。従つて、第１の手段としての
フリツプフロツプFF１及び第２の手段としての
フリツプフロツプFF２，FF３への状態設定は、
各フリツプフロツプの状態に無関係に単一の保守
命令によつて各主記憶装置MM₀，MM₁に対して
同時に実行されるものである。

中央制御装置への返送データは、第５図につい
て説明したように、保守命令により信号MMEが
“１”となると、中央制御装置CC₀に対しては、
主記憶装置MM₀から、アンサバス選択ゲート信
号WBSG₀（Ｂ００〜Ｂ０６）が送出され、又主
記憶装置MM₁からアンサバス選択ゲート信号
WBSG₁（Ｂ０７〜Ｂ１３）が送出されて、例え
ば、第８図のｂのビツト０〜６のMM₀返送デー
タ、ビツト７〜１３のMM₁返送データとして示
すように、複数台の主記憶装置からのアンサ情報
となる。従つて、アンサバス選択ゲート信号
WBSG₀，WBSG₁の（Ｂ００〜Ｂ０６），（Ｂ０７
〜Ｂ１３），（Ｂ１４〜Ｂ３１）に対応した返送デ
ータのビツト位置にアンサ情報を送出することが
できる。なお、トラブルフリツプフロツプFF４
がセツトされた主記憶装置からは、前述のアンサ
情報は、ゲート回路Ｇ５５〜Ｇ６０が閉じられる
ので送出されないことになる。又アンサ情報の一
例としては、ビツトＢ００，Ｂ０７はフリツプフ
ロツプFF１のＱ出力、ビツトＢ０１，Ｂ０８は
フリツプフロツプFF１のＱ出力を示すようにす
ることができる。

以上説明したように、本発明は、複数台の中央
制御装置と、これらの中央制御装置に選択接続す
るフリツプフロツプFF１を含む構成の第１の手
段及び読出データRDの送出可否を選択するフリ
ツプフロツプFF２，FF３を含む構成の第２の手
段を有する複数台の主記憶装置とを備えて、現
用、予備の切換えを行うシステムに於いて、単一
の保守命令によつて、現用、予備の総ての主記憶
装置に於ける第１及び第２の手段の設定を行うも
のであるから、主記憶装置の障害時等に於ける現
用、予備の切換ええを速やかに実行することが可
能となる。

又主記憶装置に対する書込み、読出しの動作を
各主記憶装置に対して同時に行い、現用の主記憶
装置のみを第２の手段によつて現用の中央制御装
置に接続して読出データを転送するものであるか
ら、現用と予備の主記憶装置の内容を常に同一と
しておくことができ、現用、予備の切換えと同時
に処理を続行することができるものとなる。

なお、本発明は、更にｎ個の現用系に対して、
１個又は複数個の予備系を設けたシステムにも適
用することができる。又第２の手段は、前述の実
施例のフリツプフロツプFF２，FF３のように、
返送先を決める代わりに、単一のフリツプフロツ
プで返送するかしないかを決定して、返送先は第
１の手段によつて決めるようにすることもでき
る。又第７図のｃに示すように、各中央制御装置
CC₀，CC₁が専用の記憶装置IM₀，IM₁を持つ場合
にも、主記憶装置MM₀，MM₁に対する制御を、
前述の実施例と同様に実施することができるもの
である。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図
は本発明の実施例の制御部の機能ブロツク図、第
３図は起動信号の説明用ブロツク図、第４図は本
発明の実施例のアドレスバス選択ゲート制御回路
のブロツク図、第５図は本発明の実施例のアンサ
バス選択制御回路のブロツク図、第６図は起動信
号とデータとの説明図、第７図は主記憶装置の切
換時の動作説明図、第８図はデータの説明図であ
る。 CC₀，CC₁は中央制御装置、MMC₀，MMC₁は
制御部、MM₀，MM₁は主記憶装置、MMU₀，
MMU₁は記憶部、TCTLはタイミング制御回路、
SEL１，SEL２はセレクタ、DEC１はデコー
ダ、FF１〜FF４はフリツプフロツプである。

Claims

【特許請求の範囲】

１複数台の中央制御装置と、該複数台の中央制
御装置に選択接続する第１の手段と読出データの
送出可否を選択する第２の手段とを有する複数台
の主記憶装置とを備え、少なくとも１台を現用、
他を予備とするシステムに於いて、前記複数台の
主記憶装置に於ける前記第１及び第２の手段の設
定を、単一保守命令により該第１及び第２の手段
の状態に無関係に実行し、前記複数台の主記憶装
置を前記第１の手段により現用の中央制御装置に
接続し、主記憶装置に対する書込み、読出しの動
作を各主記憶装置に対して同時に行い、現用の主
記憶装置のみを前記第２の手段により現用の中央
制御装置に接続して読出データを該現用の中央制
御装置へ転送することを特徴とする主記憶装置制
御方式。