JPS61170065A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS61170065A JPS61170065A JP1009585A JP1009585A JPS61170065A JP S61170065 A JPS61170065 A JP S61170065A JP 1009585 A JP1009585 A JP 1009585A JP 1009585 A JP1009585 A JP 1009585A JP S61170065 A JPS61170065 A JP S61170065A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、特に耐電圧の高い絶縁ゲート型電界効果トラ
ンジスタ（以下ＭＯ５ＦＩ！Ｔと略す）に関する。
ンジスタ（以下ＭＯ５ＦＩ！Ｔと略す）に関する。
従来のシリコンゲートＭＯ３ＦＩ！Ｔの基本的な断面構
造は、第２図に示すように、−導電型を有する基板、例
えば（１００）面に平行なｐ型シリコン単結晶板１上に
多結晶シリコンゲート２がゲート酸化膜３を介して設け
られ、基板１の内部にはフィールド酸化膜４で固まれた
領域に、基板と反対導電型、例えばｎ′″のソース５お
よびドレイン６を形成しである。 このようなＭＯＳＦＥＴのソース５およびドレイン６を
外部に接続する場合、例えばゲート２と酸化膜８で絶縁
されたアルミニウム配線７を電気的に接触させるのであ
るが、接触部の抵抗を充分小さくするためには、ｎｏの
表面不純物濃度を約４Ｘ１０”原子７１以上にする必要
がある。これに対し、基板ｌの表面不純物濃度はＭＯ３
ＦＩＩＴの特性、特に低いゲートしきい電圧や高い相互
コンダクタンスｇ−を達成するために通常１０１Ｓ〜１
０１７原子／−の範囲にある。ソース５およびドレイン
６と基板１にこのような濃度差があることに起因して、
従来構造によるＭＯＳＦＥＴの高耐圧化には限界がある
と言われてきた。 ＭＯＳＦＥＴの阻止時には、ドレイン６と基板１の間に
逆方向に、例えば基板１がｐ型でドレイン６がｎ型の場
合、基板が接地されドレインが正電圧となる方向に電圧
が印加される。このとき、ドレインの接合によるｎ＋
ｐダイオードの耐電圧は、基板１の不純物濃度とドレ
イン６の拡散深さＸＪで決定されるブレナ接合曲率半径
ｒ４によって、よく知られた方法によって定まる。例え
ば、ｐ型基板ｌの不純物濃度がｌＸｌ０”原子／ｄ、ド
レイン６のｒ」が２−の場合、プレナダイオードとして
の耐電圧は約４２Ｖである。 ＭＯＳＦＥＴの阻止時には、例えばエンハンス型ｎチャ
ネルＭＯ５ＦｔｌＴでは、ゲート２はソース５および基
板１と接続されて接地されるため、ドレイン６の表面の
ゲート２に対向した部分に高い電界が発生する。第３図
に部分拡大図を示す、第３図において符号２１はドレイ
ン６と基板１に印加された逆方向電圧により空乏層を表
し、符号２２はドレイン６と接地されたゲートにによる
電界を表す、接合の耐電圧は、空乏層の接合付近での電
界強度がアバランシェ発生のための臨界電界Ｅｃを越え
ることによって生ずる降服電圧であることが知られてい
るが、ＭＯＳＦＥＴのようにドレイン６、ゲート２間に
生ずる電界２２が重畳されると、通常のｐｎ接合に比較
してその値は低下する。特に最近のようにＬＳＩにおけ
るＭＯＳＦＥＴの寸法が微細化するとともに界２２によ
るアバランシェ降服が支配的となる。第３図でドレイン
６の接合が表面に達する付近での表面に平行な電界成分
がもっとも強く、その電界ＥＡは近位的に次式で表され
る。ここでｖｐは逆方向印加電圧である。 これを変形すれば、アバランシェ電圧ｖ１と臨界電界Ｅ
、の関係は次式で表される。 π ■、−□・Ｔ□・Ｅｃ Ｅｃとして１．４Ｘ１０’Ｖ／ｃｓを採用すると、例え
ばＴ＊ｘ１０００人の場合Ｖ、は約２２Ｖとなって前記
のｐｎ接合耐電圧４２Ｖに比較してかなり低（なってし
まう。 以上のような現象は、従来構造においてドレイン６の不
純物濃度が比較的に高いため、逆方向電圧印加時の空乏
層２１が表面近傍で基板ｌの側にだけ伸びる結果、ドレ
イン６の接合面近くでゲート２とドレイン６間に逆方向
電圧が全て印加されるために生ずるものであり、その対
応策として次に述べるオフセットゲート構造およびその
変形が良（知られている。 よく知られたオフセットゲートの原理を第４図に示す、
第４図の層９はドレイン６と同一導電型で、比較的に不
純物濃度の小さい層である。このオフセットゲート構造
の基板１とドレイン６の間に逆方向電圧が印加されると
、層９の不純物濃度が充分小さければそのほとんどが空
乏層となる。 したがってゲート２とドレイン６の間に印加される電圧
は層９の空乏層にかかることになり、電界強度が緩和さ
れ、第３図の電界２２によるアバランシェ降服現象を防
止することができる。このようなオフセットゲート効果
を達成するためには、第４図層９はばらつきの少ない、
低不純物濃度で形成する必要があるため、通常多結晶シ
リコンゲート２をマスクとしてイオン注入法で形成され
る。 しかるのち、必要な耐電圧に応じて定められた距離（１
）Ｍれたところに、高不純物濃−を持つドレイン６を形
成する。 しかしこのオフセットゲート構造には重大な欠点がある
。それは、？１０３ＦＩＩＴのソース・ドレイン間に低
不純物濃度すなわち高比抵抗の層９が直列に挿入された
形になるため、ＭＯ３ＦＩ！Ｔを導通させた場合のオン
抵抗が大きくなってしまうことである。 数百Ｖの耐電圧をオフセットゲート構造で達成しようと
する場合、このオン抵抗の増大は不可避なこととして設
計上考慮するのが普通である。ところが、４０〜１００
ｖ程度の耐電圧を達成しようとする場合、従来のオフセ
ットゲート構造には特性ばらつきの点で以下の不都合が
ある。すなわち、４０〜１００ｖ程度を達成しようとす
る場合第４図に示された層９の巾ｌはせいぜい２μ程度
あれば充分であるが、多結晶シリコンゲート２の端部と
高不純物濃度ドレイン６は自己整合ではなく、通常のマ
スク合わせによって位置ぎめが行われるため、そのマス
ク合わせ誤差程度のｌのばらつきが生ずる。このばらつ
きは１４０５ＦＥＴの耐電圧のばらつきとオン抵抗のば
らつきとなって表されるがｉの設計値が小さいとき顕著
となるのは明らかである。 次に、寄生バイポーラトランジスタによる耐電圧制限に
ついて第２図を用いて説明する。 ＭＯＳＦＥＴには、
ソース５がエミッタ、基板１がベース、ドレイン６がコ
レクタとなるような寄生バイポーラトランジスタが存在
する。この横方向寄生バイポーラトランジスタのコレク
ターエミッタ間耐電圧は、ｎチャネルＭＯ３ＦＩ！？す
なわち寄生ｎｐｎ）ランジスタを例にとれば、寄生ｎｐ
ｎ ）ランジスタのエミッタ、すなわちソース５とベー
スすなわち基板ｌが接地され、コレクタすなわちドレイ
ン６に正電圧が印加されるとき、寄生ｎｐｎトランジス
タのエミッタ接地直流電流増幅率をｈ□、コレクタ（ド
レイン６）−ベース（基板ｌ）間ダイオード耐電圧■。 、。とすると、コレクターエミッタ間、すなわちドレイ
ン６−ソース５間の逆方向電圧電流特性は、第５図に示
すごとく負性抵抗領域２３を持つ、この負性抵抗領域に
おける最低電圧をｖ４つとするとＶＣＩＩは以下の式に
よって表される。 ここでｎはｎｐｎ）ランジスタで３〜５の値を持つ定数
である。従つて寄生ｎｐｎ）ランジスタのエミッタ接地
電流増幅率ｈ０が大きいほどｖｃＩｌは低下することが
わかる。ｈ□はトランジスタのパラメータにより、次式
で表される。 α ｈＦｆ”□ １−α ここでαはベース接地電流増幅率であり、αは次式で表
される。 α霧α１×β×Ｔ α′″：真性電流増幅率 β８ 輸送効率 Ｔ： エミッタ注入効率 １１０３ＰＩ！Ｔにはその構造設計工種々の制約があり
、特に最近のように微細化が進んでくると、αの構成要
素のうちα９とβは寄生バイポーラトランジスタのｈ□
を小さくするためだけの目的で単独に変更することが困
難となっており、従ってＶＣｆｌｌを高めることができ
ない。
造は、第２図に示すように、−導電型を有する基板、例
えば（１００）面に平行なｐ型シリコン単結晶板１上に
多結晶シリコンゲート２がゲート酸化膜３を介して設け
られ、基板１の内部にはフィールド酸化膜４で固まれた
領域に、基板と反対導電型、例えばｎ′″のソース５お
よびドレイン６を形成しである。 このようなＭＯＳＦＥＴのソース５およびドレイン６を
外部に接続する場合、例えばゲート２と酸化膜８で絶縁
されたアルミニウム配線７を電気的に接触させるのであ
るが、接触部の抵抗を充分小さくするためには、ｎｏの
表面不純物濃度を約４Ｘ１０”原子７１以上にする必要
がある。これに対し、基板ｌの表面不純物濃度はＭＯ３
ＦＩＩＴの特性、特に低いゲートしきい電圧や高い相互
コンダクタンスｇ−を達成するために通常１０１Ｓ〜１
０１７原子／−の範囲にある。ソース５およびドレイン
６と基板１にこのような濃度差があることに起因して、
従来構造によるＭＯＳＦＥＴの高耐圧化には限界がある
と言われてきた。 ＭＯＳＦＥＴの阻止時には、ドレイン６と基板１の間に
逆方向に、例えば基板１がｐ型でドレイン６がｎ型の場
合、基板が接地されドレインが正電圧となる方向に電圧
が印加される。このとき、ドレインの接合によるｎ＋
ｐダイオードの耐電圧は、基板１の不純物濃度とドレ
イン６の拡散深さＸＪで決定されるブレナ接合曲率半径
ｒ４によって、よく知られた方法によって定まる。例え
ば、ｐ型基板ｌの不純物濃度がｌＸｌ０”原子／ｄ、ド
レイン６のｒ」が２−の場合、プレナダイオードとして
の耐電圧は約４２Ｖである。 ＭＯＳＦＥＴの阻止時には、例えばエンハンス型ｎチャ
ネルＭＯ５ＦｔｌＴでは、ゲート２はソース５および基
板１と接続されて接地されるため、ドレイン６の表面の
ゲート２に対向した部分に高い電界が発生する。第３図
に部分拡大図を示す、第３図において符号２１はドレイ
ン６と基板１に印加された逆方向電圧により空乏層を表
し、符号２２はドレイン６と接地されたゲートにによる
電界を表す、接合の耐電圧は、空乏層の接合付近での電
界強度がアバランシェ発生のための臨界電界Ｅｃを越え
ることによって生ずる降服電圧であることが知られてい
るが、ＭＯＳＦＥＴのようにドレイン６、ゲート２間に
生ずる電界２２が重畳されると、通常のｐｎ接合に比較
してその値は低下する。特に最近のようにＬＳＩにおけ
るＭＯＳＦＥＴの寸法が微細化するとともに界２２によ
るアバランシェ降服が支配的となる。第３図でドレイン
６の接合が表面に達する付近での表面に平行な電界成分
がもっとも強く、その電界ＥＡは近位的に次式で表され
る。ここでｖｐは逆方向印加電圧である。 これを変形すれば、アバランシェ電圧ｖ１と臨界電界Ｅ
、の関係は次式で表される。 π ■、−□・Ｔ□・Ｅｃ Ｅｃとして１．４Ｘ１０’Ｖ／ｃｓを採用すると、例え
ばＴ＊ｘ１０００人の場合Ｖ、は約２２Ｖとなって前記
のｐｎ接合耐電圧４２Ｖに比較してかなり低（なってし
まう。 以上のような現象は、従来構造においてドレイン６の不
純物濃度が比較的に高いため、逆方向電圧印加時の空乏
層２１が表面近傍で基板ｌの側にだけ伸びる結果、ドレ
イン６の接合面近くでゲート２とドレイン６間に逆方向
電圧が全て印加されるために生ずるものであり、その対
応策として次に述べるオフセットゲート構造およびその
変形が良（知られている。 よく知られたオフセットゲートの原理を第４図に示す、
第４図の層９はドレイン６と同一導電型で、比較的に不
純物濃度の小さい層である。このオフセットゲート構造
の基板１とドレイン６の間に逆方向電圧が印加されると
、層９の不純物濃度が充分小さければそのほとんどが空
乏層となる。 したがってゲート２とドレイン６の間に印加される電圧
は層９の空乏層にかかることになり、電界強度が緩和さ
れ、第３図の電界２２によるアバランシェ降服現象を防
止することができる。このようなオフセットゲート効果
を達成するためには、第４図層９はばらつきの少ない、
低不純物濃度で形成する必要があるため、通常多結晶シ
リコンゲート２をマスクとしてイオン注入法で形成され
る。 しかるのち、必要な耐電圧に応じて定められた距離（１
）Ｍれたところに、高不純物濃−を持つドレイン６を形
成する。 しかしこのオフセットゲート構造には重大な欠点がある
。それは、？１０３ＦＩＩＴのソース・ドレイン間に低
不純物濃度すなわち高比抵抗の層９が直列に挿入された
形になるため、ＭＯ３ＦＩ！Ｔを導通させた場合のオン
抵抗が大きくなってしまうことである。 数百Ｖの耐電圧をオフセットゲート構造で達成しようと
する場合、このオン抵抗の増大は不可避なこととして設
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ｖ程度の耐電圧を達成しようとする場合、従来のオフセ
ットゲート構造には特性ばらつきの点で以下の不都合が
ある。すなわち、４０〜１００ｖ程度を達成しようとす
る場合第４図に示された層９の巾ｌはせいぜい２μ程度
あれば充分であるが、多結晶シリコンゲート２の端部と
高不純物濃度ドレイン６は自己整合ではなく、通常のマ
スク合わせによって位置ぎめが行われるため、そのマス
ク合わせ誤差程度のｌのばらつきが生ずる。このばらつ
きは１４０５ＦＥＴの耐電圧のばらつきとオン抵抗のば
らつきとなって表されるがｉの設計値が小さいとき顕著
となるのは明らかである。 次に、寄生バイポーラトランジスタによる耐電圧制限に
ついて第２図を用いて説明する。 ＭＯＳＦＥＴには、
ソース５がエミッタ、基板１がベース、ドレイン６がコ
レクタとなるような寄生バイポーラトランジスタが存在
する。この横方向寄生バイポーラトランジスタのコレク
ターエミッタ間耐電圧は、ｎチャネルＭＯ３ＦＩ！？す
なわち寄生ｎｐｎ）ランジスタを例にとれば、寄生ｎｐ
ｎ ）ランジスタのエミッタ、すなわちソース５とベー
スすなわち基板ｌが接地され、コレクタすなわちドレイ
ン６に正電圧が印加されるとき、寄生ｎｐｎトランジス
タのエミッタ接地直流電流増幅率をｈ□、コレクタ（ド
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ン６−ソース５間の逆方向電圧電流特性は、第５図に示
すごとく負性抵抗領域２３を持つ、この負性抵抗領域に
おける最低電圧をｖ４つとするとＶＣＩＩは以下の式に
よって表される。 ここでｎはｎｐｎ）ランジスタで３〜５の値を持つ定数
である。従つて寄生ｎｐｎ）ランジスタのエミッタ接地
電流増幅率ｈ０が大きいほどｖｃＩｌは低下することが
わかる。ｈ□はトランジスタのパラメータにより、次式
で表される。 α ｈＦｆ”□ １−α ここでαはベース接地電流増幅率であり、αは次式で表
される。 α霧α１×β×Ｔ α′″：真性電流増幅率 β８ 輸送効率 Ｔ： エミッタ注入効率 １１０３ＰＩ！Ｔにはその構造設計工種々の制約があり
、特に最近のように微細化が進んでくると、αの構成要
素のうちα９とβは寄生バイポーラトランジスタのｈ□
を小さくするためだけの目的で単独に変更することが困
難となっており、従ってＶＣｆｌｌを高めることができ
ない。
本発明は、以上述べてきたような従来構造のＭＯＳＦＥ
Ｔの高耐圧化に際しての問題点を解決し、ＭＯ５Ｆｌ！
Ｔとしての他の特性を犠牲にすることな（、高耐圧化す
ることを可能とする構造をもつＭＯ３ＦＩＩＴを提供す
ることを目的とする。
Ｔの高耐圧化に際しての問題点を解決し、ＭＯ５Ｆｌ！
Ｔとしての他の特性を犠牲にすることな（、高耐圧化す
ることを可能とする構造をもつＭＯ３ＦＩＩＴを提供す
ることを目的とする。
以下、本発明を実施例にもとづき詳細に説明する。第１
図ａないし第１図ｄは、本発明の一実施例を示す工程図
である。ｎチャネルＭＯ５Ｆｆ！Ｔを例として説明する
と、第１図ａは本発明に関わる直前の素子断面を示すも
ので、まずｐ型（１００）シリコン単結晶基板１にウェ
ット酸化法による選択酸化で１μの厚さに酸化シリコン
膜４を成長させ、さらに乾燥酸素中でゲート酸化膜３を
１０００人の厚さに成長させ、その上に厚さ５０００人
の多結晶シリコンをＣＶＤ法により堆積し、フォトエツ
チング法によりゲート２を形成したのち、ｎチャネルＭ
Ｏ５ＦＥＴのソースおよびドレインとなる部分に酸化シ
リコン膜４およびゲート多結晶シリコン２をマスクとし
てゲート酸化膜を通してりん１０を加速電圧９０Ｋｌ！
Ｖ ％打ち込み量２Ｘ１０１４個／−でイオン注入し、
打ち込み領域１１および１２を形成する０次に、１１０
０℃乾燥酸素中で６０分の熱処理を行い、第１図すに示
すように低濃度のソース５１およびドレイン６１拡散層
を形成する。この拡散層は表面温度約２Ｘ１０”原子／
ｄで拡散深さは約１．３ｎである。 つぎに第１図Ｃに示すように、再びりん１０を加速電圧
１５０ＫｅＶ、打ち込み量５Ｘ１０”個／−でイオン注
入し、１０００℃乾燥窒素中で２０分熱処理を行い、高
濃度のソース５２およびドレイン６２拡散層を形成する
。この拡散層は、表面温度約５Ｘ１０”原子／−で拡散
深さは約０．３−である、その後、第１図ｄに示すよう
にシリコン酸化膜８をＣＶＤ法で堆積し、フォトエツチ
ングによってコンタクトホールを形成し、蒸着法による
４１Ｍをフォトエツチングして電極７を形成する。
図ａないし第１図ｄは、本発明の一実施例を示す工程図
である。ｎチャネルＭＯ５Ｆｆ！Ｔを例として説明する
と、第１図ａは本発明に関わる直前の素子断面を示すも
ので、まずｐ型（１００）シリコン単結晶基板１にウェ
ット酸化法による選択酸化で１μの厚さに酸化シリコン
膜４を成長させ、さらに乾燥酸素中でゲート酸化膜３を
１０００人の厚さに成長させ、その上に厚さ５０００人
の多結晶シリコンをＣＶＤ法により堆積し、フォトエツ
チング法によりゲート２を形成したのち、ｎチャネルＭ
Ｏ５ＦＥＴのソースおよびドレインとなる部分に酸化シ
リコン膜４およびゲート多結晶シリコン２をマスクとし
てゲート酸化膜を通してりん１０を加速電圧９０Ｋｌ！
Ｖ ％打ち込み量２Ｘ１０１４個／−でイオン注入し、
打ち込み領域１１および１２を形成する０次に、１１０
０℃乾燥酸素中で６０分の熱処理を行い、第１図すに示
すように低濃度のソース５１およびドレイン６１拡散層
を形成する。この拡散層は表面温度約２Ｘ１０”原子／
ｄで拡散深さは約１．３ｎである。 つぎに第１図Ｃに示すように、再びりん１０を加速電圧
１５０ＫｅＶ、打ち込み量５Ｘ１０”個／−でイオン注
入し、１０００℃乾燥窒素中で２０分熱処理を行い、高
濃度のソース５２およびドレイン６２拡散層を形成する
。この拡散層は、表面温度約５Ｘ１０”原子／−で拡散
深さは約０．３−である、その後、第１図ｄに示すよう
にシリコン酸化膜８をＣＶＤ法で堆積し、フォトエツチ
ングによってコンタクトホールを形成し、蒸着法による
４１Ｍをフォトエツチングして電極７を形成する。
本発明は、ｎｏｓｐｇτのソース、ドレインを基板中の
低不純物濃度領域とその中の高不純物濃度領域とからそ
れぞれ構成するもので、この構造は従来構造に比べて以
下に述べるような利点を有している。 （１）ドレイン側の低濃度拡散層６１によってゲート・
ドレイン間の逆方向電圧印加時の電界が緩和されること
により、第２図に示す従来方式ではｎチャネル１４０５
ＦＥＴでたかだか２０１１！Ｖであった耐電圧が約４０
Ｖに改善される。 （２）シかも本発明による構造においては、低濃度拡散
層６１と高濃度拡散層６２が多結晶シリコンゲート′２
の周縁部で自己整合により位置ぎめされるため、オフセ
ットゲート構造のように不必要な直列抵抗が入ることが
なく、オン抵抗は第２図に示すようなオフセットゲート
を採用しない場合の従来構造とほとんど変わらない。 （３）寄生ｎｐｎ トランジスタのエミッタ注入効率は
次式によって表される。 Ｔ −□ ｌ十に−Ｃ，／Ｃ１１ ここでＣ２はｐ型基板の不純物濃度、Ｃ，は寄生ｎｐｎ
ｌ−ランジスタのエミッタ （ｎチャネルＭＯ３ＦＥＴ
のソース）の不純物濃度、Ｋは定数である。従ってソー
ス側の低濃度不純物拡散層はＴを低下させる作用を持ち
、前述の負性抵抗領域における耐電圧ｖｃ■を向上させ
る。特にこの作用は、ｎチャネルＭＯ３ＦＩＩＴがｐウ
ェル上に形成された場合にその効果が顕著となる。なぜ
ならば、例えばＣＭＯ８構造を構成する場合、ｎ型基板
上に拡散方式で低不純物濃度で比較的深い（５〜１０Ｉ
！ｍ）ｐウェル層を形成し、その上にｎチャネルＭＯ５
ＦＩ！Ｔを作るのであるが、この場合ｐウェルは深さ方
向に不純物濃度分布を持ち、基板表面に比べてソース接
合の底部における不純物濃度Ｃ，ばかなり低くなってい
る。従ってＣ１を低不純物濃度に形成する本発明の構造
がＣ，／Ｃ，の値の小さくなるのを防ぐのでより効果を
発揮する。 以上述べてきたごと（、本発明によれば従来技術ではな
し得なかった高い特性を持つＭＯＳＦＥＴを構成するこ
とが可能である。なお、本発明における構成は、本実施
例に記載したものに限ることはなく、例えばｎ型基板あ
るいは（１１１）方位を持つシリコン単結晶ても適用可
能である。またソース・ドレイン低濃度拡散層をさらに
低濃度で深く形成することにより約１００ Ｖの耐電圧
まで容易に達成することが可能である。さらに前述のご
と（、ウェル拡散上に形成されたＭＯ５ＦｉｌＴにおい
て効果を増すことはいうまでもない。
低不純物濃度領域とその中の高不純物濃度領域とからそ
れぞれ構成するもので、この構造は従来構造に比べて以
下に述べるような利点を有している。 （１）ドレイン側の低濃度拡散層６１によってゲート・
ドレイン間の逆方向電圧印加時の電界が緩和されること
により、第２図に示す従来方式ではｎチャネル１４０５
ＦＥＴでたかだか２０１１！Ｖであった耐電圧が約４０
Ｖに改善される。 （２）シかも本発明による構造においては、低濃度拡散
層６１と高濃度拡散層６２が多結晶シリコンゲート′２
の周縁部で自己整合により位置ぎめされるため、オフセ
ットゲート構造のように不必要な直列抵抗が入ることが
なく、オン抵抗は第２図に示すようなオフセットゲート
を採用しない場合の従来構造とほとんど変わらない。 （３）寄生ｎｐｎ トランジスタのエミッタ注入効率は
次式によって表される。 Ｔ −□ ｌ十に−Ｃ，／Ｃ１１ ここでＣ２はｐ型基板の不純物濃度、Ｃ，は寄生ｎｐｎ
ｌ−ランジスタのエミッタ （ｎチャネルＭＯ３ＦＥＴ
のソース）の不純物濃度、Ｋは定数である。従ってソー
ス側の低濃度不純物拡散層はＴを低下させる作用を持ち
、前述の負性抵抗領域における耐電圧ｖｃ■を向上させ
る。特にこの作用は、ｎチャネルＭＯ３ＦＩＩＴがｐウ
ェル上に形成された場合にその効果が顕著となる。なぜ
ならば、例えばＣＭＯ８構造を構成する場合、ｎ型基板
上に拡散方式で低不純物濃度で比較的深い（５〜１０Ｉ
！ｍ）ｐウェル層を形成し、その上にｎチャネルＭＯ５
ＦＩ！Ｔを作るのであるが、この場合ｐウェルは深さ方
向に不純物濃度分布を持ち、基板表面に比べてソース接
合の底部における不純物濃度Ｃ，ばかなり低くなってい
る。従ってＣ１を低不純物濃度に形成する本発明の構造
がＣ，／Ｃ，の値の小さくなるのを防ぐのでより効果を
発揮する。 以上述べてきたごと（、本発明によれば従来技術ではな
し得なかった高い特性を持つＭＯＳＦＥＴを構成するこ
とが可能である。なお、本発明における構成は、本実施
例に記載したものに限ることはなく、例えばｎ型基板あ
るいは（１１１）方位を持つシリコン単結晶ても適用可
能である。またソース・ドレイン低濃度拡散層をさらに
低濃度で深く形成することにより約１００ Ｖの耐電圧
まで容易に達成することが可能である。さらに前述のご
と（、ウェル拡散上に形成されたＭＯ５ＦｉｌＴにおい
て効果を増すことはいうまでもない。
第１図は本発明の一実施例の製造工程を順次示す断面図
、第２図は従来構造の一例を示す断面図、第３図は第２
図のＭＯＳＦＥＴの逆方向電圧印加時におけるドレイン
祈椿の１ｆｆｌネ六すＷｔ面圀−懐Ｊ ＩＥＦＩ ｌ＋
別の従来構造のドレイン近傍を示す断面図、第５図はｌ
ｌ０３ＦＩ！Ｔの寄生バイポーラトランジスタの逆方向
′１ｓｙＩＦ１時における電圧電流特性ｖＡ図である。 １＋ｐ型シリコン基板、２：多結晶シリコンゲート、３
：ゲート酸化膜、 ５１：低濃度ソース、５２：高濃度
ソース、６１：低濃度ドレイン、６２：高濃度ドレイン
、７：電極。 第１図 （ｄ） 第２図 第３図 第４図
、第２図は従来構造の一例を示す断面図、第３図は第２
図のＭＯＳＦＥＴの逆方向電圧印加時におけるドレイン
祈椿の１ｆｆｌネ六すＷｔ面圀−懐Ｊ ＩＥＦＩ ｌ＋
別の従来構造のドレイン近傍を示す断面図、第５図はｌ
ｌ０３ＦＩ！Ｔの寄生バイポーラトランジスタの逆方向
′１ｓｙＩＦ１時における電圧電流特性ｖＡ図である。 １＋ｐ型シリコン基板、２：多結晶シリコンゲート、３
：ゲート酸化膜、 ５１：低濃度ソース、５２：高濃度
ソース、６１：低濃度ドレイン、６２：高濃度ドレイン
、７：電極。 第１図 （ｄ） 第２図 第３図 第４図
Claims (1)
- １）ソース、ドレイン領域が、それぞれ低不純物濃度の
深い層と、該層の表面側の中央部を占める高不純物濃度
の浅い層とから成ることを特徴とする絶縁ゲート型電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009585A JPS61170065A (ja) | 1985-01-23 | 1985-01-23 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009585A JPS61170065A (ja) | 1985-01-23 | 1985-01-23 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170065A true JPS61170065A (ja) | 1986-07-31 |
Family
ID=11740767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009585A Pending JPS61170065A (ja) | 1985-01-23 | 1985-01-23 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170065A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168776A (en) * | 1974-12-06 | 1976-06-14 | Ibm | Doreinryoikigako oyobi teifujunbutsunodobukaranaru denkaikokatoranjisuta |
| JPS52135685A (en) * | 1976-05-10 | 1977-11-12 | Nec Corp | Semiconductor device |
| JPS5726857B2 (ja) * | 1979-05-30 | 1982-06-07 |
-
1985
- 1985-01-23 JP JP1009585A patent/JPS61170065A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168776A (en) * | 1974-12-06 | 1976-06-14 | Ibm | Doreinryoikigako oyobi teifujunbutsunodobukaranaru denkaikokatoranjisuta |
| JPS52135685A (en) * | 1976-05-10 | 1977-11-12 | Nec Corp | Semiconductor device |
| JPS5726857B2 (ja) * | 1979-05-30 | 1982-06-07 |
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