JPS61160960A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61160960A JPS61160960A JP60001071A JP107185A JPS61160960A JP S61160960 A JPS61160960 A JP S61160960A JP 60001071 A JP60001071 A JP 60001071A JP 107185 A JP107185 A JP 107185A JP S61160960 A JPS61160960 A JP S61160960A
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- 239000000758 substrate Substances 0.000 claims abstract description 40
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- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
- H01L27/0211—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique adapted for requirements of temperature
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板温度の変化に伴ない生ずる電界効果トラ
ンジスタのしきい値電圧変動を緩和するものである。
ンジスタのしきい値電圧変動を緩和するものである。
従来の技術
本来、絶縁ゲート型（ＩＧ）電界効果トランジスタ（Ｆ
ＥＴ）のしきい値電圧は、第２図に示した様な温度依存
性を有する。この温度依存性は、ゲート絶縁膜厚、チャ
ンネル基板濃度等に依存するが、一般に、次式で表わす
ことができる（参考文献： Ｓｚｅ ２ｎｄ ｅｄｉｔ
ｉｏｎ Ｐｈｙｓｉｃｓ ｏｆＳｅｍｉｃｏｎｄｕｃｔ
ｏｒ ｄｅｖｉｃｅｓ Ｐ２Ｓ５ ）。
ＥＴ）のしきい値電圧は、第２図に示した様な温度依存
性を有する。この温度依存性は、ゲート絶縁膜厚、チャ
ンネル基板濃度等に依存するが、一般に、次式で表わす
ことができる（参考文献： Ｓｚｅ ２ｎｄ ｅｄｉｔ
ｉｏｎ Ｐｈｙｓｉｃｓ ｏｆＳｅｍｉｃｏｎｄｕｃｔ
ｏｒ ｄｅｖｉｃｅｓ Ｐ２Ｓ５ ）。
ここで、Ｔ：基板温度（Ｋ）
ＦＢ二二連導体フェルミ準位と真性フェルミ準位との差
Ｃ１：絶縁嗅容量（Ｆ 、ｋｔｌ ）
ε８：半導体の誘電率（Ｆ／ｆｆ１）
ｑ：電子の電荷（Ｃ）゛
ＮＡ：半導体内の不純物濃度（／ｃｄ）Ｅ ：禁制帯幅
（。■） たとえば、絶縁膜厚１００ ｎｍ 、不純物濃度１ ｘ
１０７ｃｍ の酸化シリコンを絶縁膜とするｎ型シ
リ３７ＭＯ５ＦＥＴの場合、その温度依存性は約２ｍｖ
／Ｃとなる。
（。■） たとえば、絶縁膜厚１００ ｎｍ 、不純物濃度１ ｘ
１０７ｃｍ の酸化シリコンを絶縁膜とするｎ型シ
リ３７ＭＯ５ＦＥＴの場合、その温度依存性は約２ｍｖ
／Ｃとなる。
従来、ＩＧＦＥＴは、通常デジタル回路に用いられる事
が多く、また微小電圧差の検出には、センスアンプ回路
のように、まったく同じ構造の隣接しあったトランジス
タを対象に使用する事から、この様な温度差を問題にす
る事は少なく、これを緩和しようとする従来例も見当ら
ない。
が多く、また微小電圧差の検出には、センスアンプ回路
のように、まったく同じ構造の隣接しあったトランジス
タを対象に使用する事から、この様な温度差を問題にす
る事は少なく、これを緩和しようとする従来例も見当ら
ない。
一方、近年素子の物理寸法の縮小に伴ない、電界が強ま
る事により生ずるホット・キャリア効果。
る事により生ずるホット・キャリア効果。
移動度の低下、キャリア速度飽和等の諸問題をさける為
、電源電圧やしきい値電圧（ＶＴ）も下げる必要性が生
じて来た。しかし、（１）式からもわかる様に、しきい
値電圧の温度依存性は、電源電圧の低下等と共に、単純
に縮小する事はできない。このため、このｖＴ温度依存
性により、しきい値電圧（ｖＴ）の下限が制限されてし
まう。たとえば、Ｇ、Ｂａｃｃａｒａｎｉ 、Ｍ、Ｒ，
Ｗｏｒｄｅｍａｎ、Ｒ，Ｈ，Ｄｅｎｎａｒｄ等がＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ。
、電源電圧やしきい値電圧（ＶＴ）も下げる必要性が生
じて来た。しかし、（１）式からもわかる様に、しきい
値電圧の温度依存性は、電源電圧の低下等と共に、単純
に縮小する事はできない。このため、このｖＴ温度依存
性により、しきい値電圧（ｖＴ）の下限が制限されてし
まう。たとえば、Ｇ、Ｂａｃｃａｒａｎｉ 、Ｍ、Ｒ，
Ｗｏｒｄｅｍａｎ、Ｒ，Ｈ，Ｄｅｎｎａｒｄ等がＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ。
Ｖｏｌ、ＥＤ−３１、ｎｏ、４．ＰＰ、４５２−４６２
．Ａｐｒ、１９８４のＧｅｎｅｒａｌｉｚｅｄ Ｓｃａ
ｌｉｎｇ Ｔｈｅｏｒｙ ａｎｄ Ｉｔ！＋Ａｐｐｌｉ
ｃａｔｉｏｎ ｔｏ ａ ３７４ Ｍｉｃｒｏｍｅｔｅ
ｒ ＭＯ３ＦＥＴＤｅｓｉｇｎ” の中で述べられてい
る様に、０．２６μｍレベルのＭＯＳＦＥＴを実現しよ
うとした時、使用温度範囲の上限を７０°Ｃと設定する
と、ｖＴの下限は常温では２ｓｏｍＶとなってしまう。
．Ａｐｒ、１９８４のＧｅｎｅｒａｌｉｚｅｄ Ｓｃａ
ｌｉｎｇ Ｔｈｅｏｒｙ ａｎｄ Ｉｔ！＋Ａｐｐｌｉ
ｃａｔｉｏｎ ｔｏ ａ ３７４ Ｍｉｃｒｏｍｅｔｅ
ｒ ＭＯ３ＦＥＴＤｅｓｉｇｎ” の中で述べられてい
る様に、０．２６μｍレベルのＭＯＳＦＥＴを実現しよ
うとした時、使用温度範囲の上限を７０°Ｃと設定する
と、ｖＴの下限は常温では２ｓｏｍＶとなってしまう。
発明が解決しようとする問題点
以上、述べた様に、ＭＯＳＦＥＴのしきい値電圧の温度
依存性は、素子寸法や、電源電圧を縮小しても同様に縮
小する事ができないため、ＶＴの値に対するｖＴの温度
依存性の比が大きくなり、ｖＴの下限、ひいては、電源
電圧の下限を決める要因となる。
依存性は、素子寸法や、電源電圧を縮小しても同様に縮
小する事ができないため、ＶＴの値に対するｖＴの温度
依存性の比が大きくなり、ｖＴの下限、ひいては、電源
電圧の下限を決める要因となる。
本発明は、かかる点を解決するためになされたもので、
１つの基板電位をコントロールする回路を、半導体集積
回路の内部に付加することだけで、基板上のすべての同
一タイプ（ｎ型か、あるいはｐ型）のＩＧＦＥＴの温度
依存性を緩和することを目的としている。
１つの基板電位をコントロールする回路を、半導体集積
回路の内部に付加することだけで、基板上のすべての同
一タイプ（ｎ型か、あるいはｐ型）のＩＧＦＥＴの温度
依存性を緩和することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決するため、半導体基板の電
位を、基板温度に応じて変えてやる事により、閾値電圧
の温度依存性を緩和するものである。
位を、基板温度に応じて変えてやる事により、閾値電圧
の温度依存性を緩和するものである。
作 用
本発明は、上記した構成により、基板電位を基板温度に
応じて、コントロールし、基板バイアス効果を利用し、
基板温度変化により生じたｖＴ変動を補正する。
応じて、コントロールし、基板バイアス効果を利用し、
基板温度変化により生じたｖＴ変動を補正する。
実施例
第１図は、本発明を構成する基板電位設定回路の一実施
例である。第１図において、１は基板電圧設定回路ブロ
ックを示し、２はそれにより、補償を受けるＩＧＦＥＴ
を示している。本実施例では、これらの回路をＳｔ基板
上に形成する。３はダイオードを示し、ＰＮ接合から成
るダイオードを順方向に４段直列に用いる。４は抵抗で
あり、半導体基板内の拡散層を用いて、約６にΩになる
よう形成する。端子６はグランド（Ｏｖ）に接続し、端
子６は−３，８ｖの負バイアスに接続して使用する。端
子７は、基板電圧の出力端子であり、ブロック２のＦＥ
Ｔに供給される。また端子７の電位は、ダイオード３の
順方向電圧（ＶＤ）が、０．２ｍＡ常温で流した時０７
Ｖであることから、−３，８＋ａ Ｖｌ） ＝ １−０
（Ｖ）である。一方、ブロック２に示された、補償を
受けるＦＥＴは、ゲート酸化膜厚２０ｎｍ、基板濃度３
ｘ１ｏ／ｉのｎ型ＭＯ３ＦＥＴであり、温度補償される
前には、第３図ａに示した様に、そのしきい値電圧は一
３０’Ｃから＋７０℃の使用設定温度範囲において、ｄ
Ｖ Ｔ／ｄ Ｔｚ−１，ｓｍＶ／Ｃ程度の温度依存性
を有する。基板電圧設定回路１の基板電圧出力端子７の
電位の温度依存性と、その結果起こると想定されるｖＴ
の補償分の計算結果は、第３図すの様になる。この基板
電圧の温度変化は、基板電圧設定回路１内に用いられた
ｐｎ接合ダイオードの順方向電圧ＶＤの温度依存性がΔ
■Ｄ／ΔＴ ＝−１、８ｔｃｚＶ／”Ｃあるため起こる
。
例である。第１図において、１は基板電圧設定回路ブロ
ックを示し、２はそれにより、補償を受けるＩＧＦＥＴ
を示している。本実施例では、これらの回路をＳｔ基板
上に形成する。３はダイオードを示し、ＰＮ接合から成
るダイオードを順方向に４段直列に用いる。４は抵抗で
あり、半導体基板内の拡散層を用いて、約６にΩになる
よう形成する。端子６はグランド（Ｏｖ）に接続し、端
子６は−３，８ｖの負バイアスに接続して使用する。端
子７は、基板電圧の出力端子であり、ブロック２のＦＥ
Ｔに供給される。また端子７の電位は、ダイオード３の
順方向電圧（ＶＤ）が、０．２ｍＡ常温で流した時０７
Ｖであることから、−３，８＋ａ Ｖｌ） ＝ １−０
（Ｖ）である。一方、ブロック２に示された、補償を
受けるＦＥＴは、ゲート酸化膜厚２０ｎｍ、基板濃度３
ｘ１ｏ／ｉのｎ型ＭＯ３ＦＥＴであり、温度補償される
前には、第３図ａに示した様に、そのしきい値電圧は一
３０’Ｃから＋７０℃の使用設定温度範囲において、ｄ
Ｖ Ｔ／ｄ Ｔｚ−１，ｓｍＶ／Ｃ程度の温度依存性
を有する。基板電圧設定回路１の基板電圧出力端子７の
電位の温度依存性と、その結果起こると想定されるｖＴ
の補償分の計算結果は、第３図すの様になる。この基板
電圧の温度変化は、基板電圧設定回路１内に用いられた
ｐｎ接合ダイオードの順方向電圧ＶＤの温度依存性がΔ
■Ｄ／ΔＴ ＝−１、８ｔｃｚＶ／”Ｃあるため起こる
。
したがって、この温度補償を受けたＭＯＳＦＥＴのｖＴ
の温度依存性は第３図Ｃの様になり、−３゜°Ｃから７
０’Ｃの間で、変動幅は、２０ ｍＶと、補償を受けな
いＭＯＳＦＥＴの変動幅１８０ｍＶに比べ１／９ と軽
減されることがわかる。
の温度依存性は第３図Ｃの様になり、−３゜°Ｃから７
０’Ｃの間で、変動幅は、２０ ｍＶと、補償を受けな
いＭＯＳＦＥＴの変動幅１８０ｍＶに比べ１／９ と軽
減されることがわかる。
また、基板電位コントロールによるＩＧＦＥＴの温度補
償は、第４図ａに示した様に、サブスレッシュホール領
域におけるＶａ−１ｏｑ ＩＤカーブの傾きが温度の上
昇と共に、小さくなるのに対し、基板電圧を下げる事に
より、第４図すに示す様に、傾きを大きくするといった
効果もあり、温度上昇に伴なう、傾きの低下のために生
ずる、ンース・ドレイ／間のリーク電流の増大をおさえ
る。
償は、第４図ａに示した様に、サブスレッシュホール領
域におけるＶａ−１ｏｑ ＩＤカーブの傾きが温度の上
昇と共に、小さくなるのに対し、基板電圧を下げる事に
より、第４図すに示す様に、傾きを大きくするといった
効果もあり、温度上昇に伴なう、傾きの低下のために生
ずる、ンース・ドレイ／間のリーク電流の増大をおさえ
る。
発明の効果
以上、述べた様に、本発明によれば、半導体集積回路内
の同一基板内に、基板電圧をコントロールする回路を設
ける事により、きわめて、温度の影響の受けにくい、集
積回路が実現できる。
の同一基板内に、基板電圧をコントロールする回路を設
ける事により、きわめて、温度の影響の受けにくい、集
積回路が実現できる。
第１図は本発明の一実施例を示した回路図、第２図はＭ
ＯＳＦＥＴのしきい値電圧の温度依存性を示した図、第
３図ａは一実施例に用いたＭＯＳＦＥＴが、温度補償を
受けない時のｖＴの温度依存性を示す図、同図すは基板
電圧設定回路の出力電圧（ＶＢ）とそれにより補償を受
けると想定されるΔｖＴの補償分を示した図、同図Ｃは
実施例において補償を受けたＭＯＳＦＥＴの温度依存性
を示した図、第４図ａはＭＯＳ Ｆ Ｅ Ｔのサブスレ
ッシュホールド特性の傾きの温度依存性を示す図、同図
すは同じ傾きの基板バイアス依存性を示す図である。 １・・・・・・基板電圧設定回路ブロック、２・・・・
・・ＩＧＦＥＴブロック、３・・・・・・ダイオード、
４・・・・・・抵抗、７・・・・・・基板電圧出力端子
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｔ （”Ｃ） 第３図 第 −ｊＬ廣Ｔ（’Ｃ） Ｔ（”０） Ｔ（’（、） ４図 （α） ｖＧＣＶ） （ｂ） 霞：Ｅ４ｍ“〉べぜシー−ニー Ｑ ｒ ｚ３ Ｖに（Ｖ） 手続補正書物式） 昭和６０年５ 月２２日
ＯＳＦＥＴのしきい値電圧の温度依存性を示した図、第
３図ａは一実施例に用いたＭＯＳＦＥＴが、温度補償を
受けない時のｖＴの温度依存性を示す図、同図すは基板
電圧設定回路の出力電圧（ＶＢ）とそれにより補償を受
けると想定されるΔｖＴの補償分を示した図、同図Ｃは
実施例において補償を受けたＭＯＳＦＥＴの温度依存性
を示した図、第４図ａはＭＯＳ Ｆ Ｅ Ｔのサブスレ
ッシュホールド特性の傾きの温度依存性を示す図、同図
すは同じ傾きの基板バイアス依存性を示す図である。 １・・・・・・基板電圧設定回路ブロック、２・・・・
・・ＩＧＦＥＴブロック、３・・・・・・ダイオード、
４・・・・・・抵抗、７・・・・・・基板電圧出力端子
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｔ （”Ｃ） 第３図 第 −ｊＬ廣Ｔ（’Ｃ） Ｔ（”０） Ｔ（’（、） ４図 （α） ｖＧＣＶ） （ｂ） 霞：Ｅ４ｍ“〉べぜシー−ニー Ｑ ｒ ｚ３ Ｖに（Ｖ） 手続補正書物式） 昭和６０年５ 月２２日
Claims (1)
- 基板温度を検出し、その基板温度により生ずる電界効
果トランジスタのしきい値電圧変動を補償する様な基板
電位を発生する基板電位設定回路を同一基板上に設けた
事を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001071A JPS61160960A (ja) | 1985-01-08 | 1985-01-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001071A JPS61160960A (ja) | 1985-01-08 | 1985-01-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160960A true JPS61160960A (ja) | 1986-07-21 |
| JPH0556659B2 JPH0556659B2 (ja) | 1993-08-20 |
Family
ID=11491285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001071A Granted JPS61160960A (ja) | 1985-01-08 | 1985-01-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007538474A (ja) * | 2004-05-19 | 2007-12-27 | アルテラ コーポレイション | 集積回路の性能を調整するための装置および方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232278A (en) * | 1975-09-05 | 1977-03-11 | Matsushita Electronics Corp | Semiconductor device |
-
1985
- 1985-01-08 JP JP60001071A patent/JPS61160960A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232278A (en) * | 1975-09-05 | 1977-03-11 | Matsushita Electronics Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007538474A (ja) * | 2004-05-19 | 2007-12-27 | アルテラ コーポレイション | 集積回路の性能を調整するための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556659B2 (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |