JPS61160164A - Information processor - Google Patents

Information processor

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JPS61160164A
JPS61160164A JP60001298A JP129885A JPS61160164A JP S61160164 A JPS61160164 A JP S61160164A JP 60001298 A JP60001298 A JP 60001298A JP 129885 A JP129885 A JP 129885A JP S61160164 A JPS61160164 A JP S61160164A
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JP
Japan
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data
buffer storage
fault
buffer
storage
Prior art date
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JP60001298A
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Japanese (ja)
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JPH0441380B2 (en
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Akihisa Makita
牧田 明久
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

PURPOSE:To minimize the number of IC chips to be replaced even when retrial succeeds by by-passing a buffer storage to access a main storage when the fault is detected at the reading of data from the buffer storage. CONSTITUTION:If a fault is detected in data read out from the buffer storage 4, the fault is informed to a buffer storage control part 2 through a signal line 107 and then informed to a data processing part 7 through a signal line 113. Only when a fault is detected in the data read out from the main storage or the buffer storage 4 a fault detecting circuit 8 validates the information on the signal lines 107, 113. When a fault is detected at the reading of data from the main storage, the fault is informed to a fault processing control part. When the error information is informed through the signal line 107, the buffer storage control part 2 sends a main storage reading request to a main storage access control device 1 and resets a corresponding flag in a buffer storage valid display flage storing part 3. Then, the read data from the main storage are compared with that from the buffer storage and the compared result is held.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、バッファ記憶を有する情報処理装置に関する
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an information processing device having buffer storage.

(従来の技術) 従来、この種の情報処理装置では、バッファ記憶からの
データの読出しKよって障害を検出した場合であっても
、即刻エラー情報が発生して障害処理制御部に障害が通
知されるように構成されていた。このとき、再試行が可
能であれば再試行を行うことができる。
(Prior Art) Conventionally, in this type of information processing device, even if a fault is detected by reading data from a buffer memory, error information is immediately generated and the fault processing control unit is notified of the fault. It was configured so that At this time, if retry is possible, retry can be performed.

(発明が解決すべき問題点) しかし、間欠的な障害が発生した場合には、交換すべき
ICチップを指摘することが困難なため、関連するすべ
てのICチップを交換しなければならないという欠点が
あった。
(Problem to be solved by the invention) However, when an intermittent failure occurs, it is difficult to point out which IC chip should be replaced, so all related IC chips must be replaced. was there.

本発明の目的は、バッファ記憶からのデータの読出しの
際に障害が検出されたならば、バッファ記憶をバイパス
して主記憶にアクセスし、該当データを主記憶から読出
し、上記ノ(ソファ記憶からの続出しデータと上記主記
憶からのデータとを比較し、比較結果を保持するととも
に上記)(ソファ記憶の該当エリアの有効表示フラグを
リセットするととKより上記欠点を除去し、間欠障害に
よって再試行が成功し九場合にも交換すべきICチップ
の数を最小にできるように構成した情報処理装置を提供
することにある。
An object of the present invention is to bypass the buffer memory and access the main memory when a failure is detected when reading data from the buffer memory, read the corresponding data from the main memory, and Compare the continued data with the data from the main memory above, retain the comparison result, and reset the valid display flag of the corresponding area of the sofa memory (above). To provide an information processing device configured to minimize the number of IC chips to be replaced even if a trial is successful.

(問題点を解決するための手段) 本発明による情報処理装置は、バッファ記憶と、バッフ
ァ記憶有効表示フラグ記憶部と、バッファ記憶制御部と
、セレクタと、レジスタと、障害検出回路と、データ処
理部とを具備して構成したものである。
(Means for Solving the Problems) An information processing device according to the present invention includes a buffer storage, a buffer storage valid display flag storage unit, a buffer storage control unit, a selector, a register, a failure detection circuit, and a data processing unit. It is constructed by comprising a section.

バッファ記憶は、主記憶データを一時的に格納するため
のものである。
Buffer storage is for temporarily storing main memory data.

バッファ記憶有効表示フラグ記憶部は、バッファ記憶に
要求されたデータが正しく記憶されているか否かを表わ
すフラグ情報をセットするためのものである。
The buffer storage validity display flag storage section is for setting flag information indicating whether or not requested data is correctly stored in the buffer storage.

バッファ記憶制御部は、要求されているデータがバッフ
ァ記憶に格納されている場合にはバッファ記憶から要求
されたデータを読出すように制御すると共に1要求され
たデータが存在しない場合には、これをバッファ記憶に
書込むように制御するためのものである。
The buffer storage control unit controls the reading of the requested data from the buffer storage when the requested data is stored in the buffer storage, and controls reading of the requested data from the buffer storage when the requested data does not exist. This is to control writing of the data into buffer storage.

セレクタは、バッファ記憶の内容か、あるいは主記憶デ
ータかをバッファ記憶制御部からの指示により切替える
ためのものである。
The selector is for switching between the contents of the buffer storage and the main storage data based on an instruction from the buffer storage control section.

レジスタは、セレクタの出力を一時的に格納しておくた
めのものである。
The register is used to temporarily store the output of the selector.

障害検出回路は、レジスタの内容に存在する障害を検出
するためのものである。
The fault detection circuit is for detecting faults present in the contents of the registers.

データ処理部は、バッファ記憶からのデータの読出しの
際に障害検出回路により障害が検出されたならばバッフ
ァ記憶をバイパスして前記主記憶にアクセスして読出す
ことにより、主記憶からの読出しデータをバッファ記憶
からの読出しデータと比較し、比較の結果を保持すると
共にフラグ情報をリセットするようバッファ記憶制御部
に指示するためのものである。
If a fault is detected by the fault detection circuit when reading data from the buffer memory, the data processing unit bypasses the buffer memory and accesses and reads the main memory, thereby processing the read data from the main memory. This is to instruct the buffer storage control unit to compare the data read from the buffer storage, hold the comparison result, and reset the flag information.

(実施例) 次に、本発明について図面を参照して詳細に説明する。(Example) Next, the present invention will be explained in detail with reference to the drawings.

本発明の一実施例を示す第1図において、本発明の情報
処理装置は主記憶アクセス制御装置1と、バッファ記憶
制御部2と、バッファ記憶有効表示フラグ記憶部3と、
バッファ記憶4と、セレクタ5と、レジスタ6と、デー
タ処理部7と、障害検出回路8とから構成される。
In FIG. 1 showing an embodiment of the present invention, the information processing apparatus of the present invention includes a main memory access control device 1, a buffer storage control section 2, a buffer storage validity display flag storage section 3,
It is composed of a buffer memory 4, a selector 5, a register 6, a data processing section 7, and a failure detection circuit 8.

第1図において、通常、データ処理部7からの主記憶読
出し要求は、信号線108を通してバッファ記憶制御部
2へ通知される。バッファ記憶制御部2ではバッファ記
憶有効表示フラグ記憶部3の内容を読出し、要求された
データがバッファ記憶4に存在しているか否かをチェッ
クする。I(ソファ記憶4に要求されたデータが存在す
る場合には、バッファ記憶4からデータを読出し、セレ
クタ6とレジスタ6とを通してデータ処理部7へ読出し
データを渡す。バッファ記憶4に要求されたデータが存
在しない場合には、バッファ記憶制御部2は信号線10
0を通して主記憶アクセス制御装置1にデータ読出し要
求を送出する。そこで、主記憶アクセス制御装置1から
信号線101上にデータリプライ信号が送出され、バッ
ファ記憶制御部2がこれを受取る。次にバッファ記憶制
御部2は信号線109上の読出しデータをバッファ記憶
4に書込むとともに1セレクタ5とレジスタ6とを通し
てデータ処理部7へ読出しデータを渡す。
In FIG. 1, a main memory read request from the data processing section 7 is normally notified to the buffer storage control section 2 through a signal line 108. The buffer storage control section 2 reads the contents of the buffer storage validity display flag storage section 3 and checks whether the requested data exists in the buffer storage 4 or not. I (If the requested data exists in the sofa memory 4, read the data from the buffer memory 4 and pass the read data to the data processing unit 7 through the selector 6 and register 6. does not exist, the buffer storage control unit 2 connects the signal line 10
A data read request is sent to the main memory access control device 1 through 0. Therefore, a data reply signal is sent from the main memory access control device 1 onto the signal line 101, and the buffer storage control unit 2 receives it. Next, the buffer storage control section 2 writes the read data on the signal line 109 into the buffer storage 4 and passes the read data to the data processing section 7 through the 1 selector 5 and the register 6.

さらにこのときにバッファ記憶有効表示フラグ記憶部3
へ該当アドレスのデータが有効であることを示す表示フ
ラグをセットする。
Furthermore, at this time, the buffer storage valid display flag storage unit 3
Sets a display flag to indicate that the data at the corresponding address is valid.

バッファ記憶4からの読出しデータに障害が検出された
場合には、情報処理部7は次のように動作する。すなわ
ち、レジスタ6の内容に含まれたデータの障害が出力信
号線112を介して障害検出回路8によって検出される
と信号線107を介して障害をバッファ記憶制御部2へ
通知し、さらに信号線113を介してデータ処理部7へ
通知する。主記憶またはバッファ記憶からの読出しデー
タに障害が検出されたときに限って、障害検出回路8で
は信号線107,115上の情報を有効化する。
When a failure is detected in the data read from the buffer storage 4, the information processing section 7 operates as follows. That is, when a fault in the data included in the contents of the register 6 is detected by the fault detection circuit 8 via the output signal line 112, the fault is notified to the buffer storage control unit 2 via the signal line 107, and further signal line The data processing unit 7 is notified via 113. The fault detection circuit 8 validates the information on the signal lines 107 and 115 only when a fault is detected in the data read from the main memory or buffer memory.

主記憶からの続出し時に障害を検出すると、障害処理制
御部(図示していない)に上記障害を通知する。信号線
107でエラー情報が通知されると、バッファ記憶制御
部2では主記憶アクセス制御装置1に主記憶読出し要求
を送出すると共にバッファ記憶有効表示フラグ記憶部3
の該当するフラグをリセットする。
If a failure is detected during subsequent access from the main memory, the failure is notified to a failure processing control unit (not shown). When error information is notified through the signal line 107, the buffer storage control unit 2 sends a main memory read request to the main memory access control device 1, and also sends a buffer storage valid display flag storage unit 3.
Reset the appropriate flags.

次に、信号線11a上でエラー情報が通知された時のデ
ータ処理部7の動作を第2図を参照して説明する。
Next, the operation of the data processing section 7 when error information is notified on the signal line 11a will be explained with reference to FIG.

第2図において、データ処理部1の一実施例はマイクロ
プログラム制御部11と、スクラッチパッドメモリ12
と、レジスタ16.18と、演算回路14と、セレクタ
15.17とから構成される。
In FIG. 2, one embodiment of the data processing section 1 includes a microprogram control section 11 and a scratch pad memory 12.
, a register 16.18, an arithmetic circuit 14, and a selector 15.17.

第1図において信号線113によってエラー情報が通知
されると、エラー情報を無視するモードのデータは信号
線112からデータ処理部7に入力され、第2図に示す
セレクタ17を経由してレジスタ18にセットされる。
In FIG. 1, when error information is notified through the signal line 113, data for a mode in which the error information is ignored is input to the data processing unit 7 through the signal line 112, and is passed through the selector 17 shown in FIG. 2 to the register 18. is set to

次に、このときのキャッシュアクセスアドレス信号は信
号線103を介してセレクタ15に加えられ、セレクタ
1トを経てレジスタ16にセットされる。そこで、レジ
スタ16の内容は信号線′209を介してスクラッチパ
ッドメモリ12に書込まれる。その後、バッファ記憶制
御部2で主記憶からのデータの読出しが実行され、読出
しデータはセレクタ15を経てレジスタ16にセットさ
れる。その後、演算回路14でレジスタ18.18の出
力の排他的論理和が求められ、演算結果はセレクタ15
を経てレジスタ16にセットされる。レジスタ16の内
容ハ次にスクラッチパッドメモリ12に書込まれる。
Next, the cache access address signal at this time is applied to the selector 15 via the signal line 103, and is set in the register 16 via the selector 1. The contents of register 16 are then written to scratchpad memory 12 via signal line '209. Thereafter, data is read from the main memory in the buffer storage control unit 2, and the read data is set in the register 16 via the selector 15. After that, the arithmetic circuit 14 calculates the exclusive OR of the outputs of the registers 18 and 18, and the arithmetic result is sent to the selector 15.
It is set in the register 16 through the process. The contents of register 16 are then written to scratchpad memory 12.

そこで、エラー情報を無視するモードのデータは解除さ
れる。スクラッチパッドメモリ12の内容は、障害デー
タ採取装f(図示してない)に対して通信手段を介して
通知されるので、データを採取してから蓄積しておけば
後からのデータ解析に使用できる。
Therefore, the data in the mode of ignoring error information is canceled. The contents of the scratchpad memory 12 are notified to the fault data collection device f (not shown) via a communication means, so if the data is collected and stored, it can be used for later data analysis. can.

(発明の効果) 本発明には以上説明したように、バッファ記憶からのデ
ータ読出しにより障害が検出された場合には、主記憶装
置にアクセスしてデータを読出すとともにバッファ記憶
の有効表示フラグをリセットし、さらに主記憶からの読
出しデータとバッファ記憶からの読出しデータとを比較
し、比較結果を保持すること忙よシ間欠障害時の交換チ
ップの数を最小にできるという効果がある。
(Effects of the Invention) As explained above, the present invention has the following advantages: When a failure is detected while reading data from the buffer memory, the main memory is accessed and the data is read, and the valid display flag of the buffer memory is set. This has the effect of minimizing the number of chips to be replaced in the event of an intermittent failure by resetting, comparing the data read from the main memory and the data read from the buffer memory, and retaining the comparison results.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明による情報処理装置の一実施例を部分
的に示すブロック図である。 第2図は、第1図に示すデータ処理部の詳細を示すブロ
ック図である。 1・・拳主記憶アクセス制御装置 2・・・バッファ記憶制御部 S・・・バッファ記憶有効表示フラグ記憶部4・・・バ
ッファ記憶 5・・・セレクタ 6.16.18・・・レジスタ 8・・・障害検出回路 11・・・マイクロプログラム制御部 12・・・スクラッチパッドメモリ 14・・・演算回路 16.17・・・セレクタ
FIG. 1 is a block diagram partially showing an embodiment of an information processing apparatus according to the present invention. FIG. 2 is a block diagram showing details of the data processing section shown in FIG. 1. 1... Main memory access control device 2... Buffer memory control section S... Buffer memory valid display flag storage section 4... Buffer memory 5... Selector 6.16.18... Register 8. ...Fault detection circuit 11...Microprogram control unit 12...Scratch pad memory 14...Arithmetic circuit 16.17...Selector

Claims (1)

【特許請求の範囲】[Claims] 主記憶データを一時的に格納するためのバッファ記憶と
、前記バッファ記憶に要求されたデータが正しく記憶さ
れているか否かを表わすフラグ情報をセットするための
バッファ記憶有効表示フラグ記憶部と、前記要求された
データが前記バッファ記憶に格納されている場合には前
記バッファ記憶から前記要求されたデータを読出すよう
に制御すると共に、前記要求されたデータが存在しない
場合には、これを前記バッファ記憶に書込むように制御
するためのバッファ記憶制御部と、前記バッファ記憶の
内容か、あるいは前記主記憶データかを前記バッファ記
憶制御部からの指示により切替えるためのセレクタと、
前記セレクタの出力を一時的に格納しておくためのレジ
スタと、前記レジスタの内容に存在する障害を検出する
ための障害検出回路と、前記バッファ記憶からのデータ
の読出しの際に前記障害検出回路により前記障害が検出
されたならば前記バッファ記憶をバイパスして前記主記
憶にアクセスして読出すことにより前記主記憶からの読
出しデータを前記バッファ記憶からの読出しデータと比
較し、前記比較の結果を保持すると共に前記フラグ情報
をリセットするよう前記バッファ記憶制御部に指示する
ためのデータ処理部とを具備して構成したことを特徴と
する情報処理装置。
a buffer memory for temporarily storing main memory data; a buffer memory valid display flag storage unit for setting flag information indicating whether or not requested data is correctly stored in the buffer memory; If the requested data is stored in the buffer storage, the requested data is controlled to be read from the buffer storage, and if the requested data does not exist, it is read out from the buffer storage. a buffer storage control unit for controlling writing to memory; a selector for switching between the contents of the buffer storage and the main storage data according to an instruction from the buffer storage control unit;
a register for temporarily storing the output of the selector; a fault detection circuit for detecting a fault existing in the contents of the register; and a fault detection circuit for detecting a fault when reading data from the buffer storage. If the fault is detected, the data read from the main memory is compared with the data read from the buffer memory by bypassing the buffer memory and accessing and reading the main memory, and the result of the comparison is and a data processing unit for instructing the buffer storage control unit to hold the flag information and reset the flag information.
JP60001298A 1985-01-08 1985-01-08 Information processor Granted JPS61160164A (en)

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JP60001298A JPS61160164A (en) 1985-01-08 1985-01-08 Information processor

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JP60001298A JPS61160164A (en) 1985-01-08 1985-01-08 Information processor

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JPH0441380B2 JPH0441380B2 (en) 1992-07-08

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