JPS6222199B2 - - Google Patents

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JPS6222199B2
JPS6222199B2 JP53096543A JP9654378A JPS6222199B2 JP S6222199 B2 JPS6222199 B2 JP S6222199B2 JP 53096543 A JP53096543 A JP 53096543A JP 9654378 A JP9654378 A JP 9654378A JP S6222199 B2 JPS6222199 B2 JP S6222199B2
Authority
JP
Japan
Prior art keywords
correction code
error correction
data
detector
read
Prior art date
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Expired
Application number
JP53096543A
Other languages
Japanese (ja)
Other versions
JPS5525812A (en
Inventor
Masafumi Kubo
Shin Maeda
Takao Imura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panafacom Ltd
Original Assignee
Panafacom Ltd
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Filing date
Publication date
Application filed by Panafacom Ltd filed Critical Panafacom Ltd
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Publication of JPS5525812A publication Critical patent/JPS5525812A/en
Publication of JPS6222199B2 publication Critical patent/JPS6222199B2/ja
Granted legal-status Critical Current

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  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は、誤り訂正コード発生兼検出器を有す
る記憶装置において、書込みデータと一致しない
誤り訂正コードを記憶装置に自由に書込み得るよ
うになつた誤り訂正コード書込み方式に関するも
のである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an error correction code writing method in which an error correction code that does not match write data can be freely written in a storage device having an error correction code generator and detector. It is something.

最近の記憶装置においては誤り訂正コード発生
兼検出器が設置されている。記憶装置にデータを
書込む際、書込みデータは誤り訂正コード発生兼
検出器に入力され、誤り訂正コードが生成され
る。そして、書込みデータは、誤り訂正コードと
共に記憶装置に書込まれる。記憶装置からデータ
を読出す際、記憶装置から読出されたデータと誤
り訂正コードは誤り訂正コード発生兼検出器に入
力され、誤り検出が行われる。誤りが検出されな
かつた場合には、読出しデータはそのまま要求元
へ送られる。1ビツト誤りが検出された場合に
は、誤り訂正が行われ、訂正された読出しデータ
が要求元へ送られる。2ビツト以上の誤りが検出
された場合には、この旨が割込みによつて中央処
理装置へ通知される。
Modern storage devices are equipped with error correction code generators and detectors. When writing data to a storage device, the write data is input to an error correction code generator and detector to generate an error correction code. The write data is then written to the storage device along with the error correction code. When reading data from the storage device, the data read from the storage device and the error correction code are input to an error correction code generator/detector and error detection is performed. If no error is detected, the read data is sent as is to the request source. If a 1-bit error is detected, error correction is performed and the corrected read data is sent to the request source. If an error of two or more bits is detected, this fact is notified to the central processing unit by an interrupt.

誤り訂正コード発生兼検出器のテストを行う場
合には、書込みデータと一致しない誤り訂正コー
ドを生成する必要がある。従来技術においては、
誤り訂正コード発生兼検出器から出力される誤り
訂正コードを反転し、反転した誤り訂正コードを
データと共に記憶装置に書込んでいた。このよう
な従来方式では、誤り訂正コードとして書込まれ
るデータを自由に変更することが出来ず、このた
め、誤り訂正コード発生兼検出器のテストを完全
に行い得ないという欠点が存在する。
When testing an error correction code generator and detector, it is necessary to generate an error correction code that does not match the written data. In the conventional technology,
The error correction code output from the error correction code generator/detector is inverted, and the inverted error correction code is written into the storage device along with the data. In such a conventional method, the data written as the error correction code cannot be freely changed, and therefore, there is a drawback that the error correction code generator/detector cannot be completely tested.

本発明は、上記の考察にもとづくものであつ
て、任意のデータを誤り訂正コードとして記憶装
置に書込み得るようになつた誤り訂正コード書込
み方式を提供することを目的としている。そして
そのため、本発明の誤り訂正コードの書込み方式
は、誤り訂正コード発生兼検出器を備え、データ
書込みの際には上記誤り訂正コード発生兼検出器
によつて語り訂正コードを作成して書込みデータ
と共に該誤り訂正コードをメモリ部に書込み、デ
ータ読出しの際には上記メモリ部からの読出しデ
ータと読出し誤り訂正コードとの一致を上記誤り
訂正コード発生兼検出器によつてチエツクして誤
り制御を行い、データ部分書込みの際には書込み
データと上記メモリ部から読出された読出しデー
タとをマージ手段でマージし、マージ・データに
対する誤り訂正コードを上記誤り訂正コード発生
兼検出器によつて作成してマージ・データと共に
該誤り訂正コードを上記メモリ部に書込むよう構
成された記憶装置において、上記誤り訂正コード
発生兼検出器からの誤り訂正コードおよび中央処
理装置が作成した誤り訂正コードのいずれかを選
択的に誤り訂正コード信号線を介してメモリ部へ
誤り訂正コードとして出力するマルチプレクサ
と、該マルチプレクサを制御する制御情報が命令
によつて書込まれるレジスタとを設けると共に、
誤り訂正コード発生兼検出器のテスト時に予め上
記メモリ部の任意のアドレスから読出したデータ
を受信した中央処理装置が誤り訂正コードを作成
し、上記レジスタの制御情報が上記中央処理装置
が作成した誤り訂正コードを誤り訂正コード信号
線上のデータとして選択出力すべきことを上記マ
ルチプレクサに指示している状態の下で上記中央
処理装置から書込み命令が送られて来たときに
は、上記アドレス情報で指定される上記メモリ部
の番地からデータを読出し、該読出しデータを上
記マージ手段および誤り訂正コード発生兼検出器
をスルーで通して上記メモリ部にデータを書込む
ためのデータ信号線上にそのまま書込みデータと
して供給し、上記誤り訂正コード信号線上のデー
タおよび上記データ信号線上のデータを上記アド
レス情報に従つて同時に上記メモリ部に書込むよ
うに構成したことを特徴とするものである。以
下、本発明を図面を参照しつつ説明する。
The present invention is based on the above consideration, and an object of the present invention is to provide an error correction code writing method that allows arbitrary data to be written in a storage device as an error correction code. Therefore, the error correction code writing method of the present invention is equipped with an error correction code generator/detector, and when writing data, the error correction code generator/detector creates a correction code to write data. At the same time, the error correction code is written in the memory section, and when reading data, the error correction code generator/detector checks whether the read data from the memory section matches the read error correction code and performs error control. When writing the data part, the write data and the read data read from the memory section are merged by the merging means, and an error correction code for the merged data is created by the error correction code generator/detector. In a storage device configured to write the error correction code together with the merge data into the memory section, either the error correction code from the error correction code generator/detector or the error correction code created by the central processing unit. a multiplexer that selectively outputs the error correction code to the memory unit via an error correction code signal line, and a register in which control information for controlling the multiplexer is written in accordance with an instruction;
When testing the error correction code generator and detector, the central processing unit receives data read out from an arbitrary address in the memory section in advance and creates an error correction code, and the control information in the register is used to detect the error created by the central processing unit. When a write command is sent from the central processing unit in a state where the multiplexer is instructed to selectively output the correction code as data on the error correction code signal line, the write command is specified by the address information. Data is read from an address in the memory section, and the read data is passed through the merging means and error correction code generator/detector and supplied as write data onto a data signal line for writing data into the memory section. , the data on the error correction code signal line and the data on the data signal line are simultaneously written into the memory section according to the address information. Hereinafter, the present invention will be explained with reference to the drawings.

図は本発明の1実施例のブロツク図であつて、
1はメモリ部、2は誤り訂正コード発生兼検出
器、3はゲート、4ないし7はマルチプレクサ、
8はレジスタ、9と10はドライバ、11は
ECCバツフア、12はデータ・バツフアをそれ
ぞれ示している。書込みの際、誤り訂正コード発
生兼検出器2に書込みデータが入力されると、誤
り訂正コード兼検出器2は誤り訂正コードを生成
し、誤り訂正コードと書込みデータを出力する。
読出しの際には、読出しデータと読出された誤り
訂正コードが誤り訂正コード発生兼検出器2に入
力され、誤り訂正コード発生兼検出器2は誤り検
出を行う。そして、1ビツト誤りの場合には読出
しデータを訂正し、2ビツト以上の誤りの場合に
はこの旨を割込みによつて中央処理装置へ通知す
る。誤り訂正コード発生兼検出器2から出力され
る読出しデータはゲート3およびデータ・バスを
介して中央処理装置に送られる。ゲート3はドラ
イバとしての機能も有している。
The figure is a block diagram of one embodiment of the present invention.
1 is a memory section, 2 is an error correction code generator/detector, 3 is a gate, 4 to 7 are multiplexers,
8 is a register, 9 and 10 are drivers, 11 is
ECC buffer and 12 indicate data buffer, respectively. During writing, when write data is input to the error correction code generator/detector 2, the error correction code/detector 2 generates an error correction code and outputs the error correction code and write data.
During reading, the read data and the read error correction code are input to the error correction code generator/detector 2, and the error correction code generator/detector 2 performs error detection. Then, in the case of a 1-bit error, the read data is corrected, and in the case of a 2-bit or more error, this fact is notified to the central processing unit by an interrupt. The read data output from the error correction code generator/detector 2 is sent to the central processing unit via the gate 3 and the data bus. The gate 3 also has a function as a driver.

レジスタ8の内容は命令によつて変更すること
が出来る。レジスタ8が「1」の場合にはマルチ
プレクサ7は中央処理装置から送られて来たデー
タを出力し、レジスタ8が「0」の場合には、マ
ルチプレクサ7は誤り訂正コード発生兼検出器2
からの誤り訂正コードを出力する。
The contents of register 8 can be changed by command. When the register 8 is "1", the multiplexer 7 outputs the data sent from the central processing unit, and when the register 8 is "0", the multiplexer 7 outputs the data sent from the central processing unit.
Outputs the error correction code from.

誤り訂正コード発生兼検出器2のテストは、次
のようにして行われる。先ず任意の番地例えば
100番地からデータと誤り訂正コードが読出され
る。読出しECCはマルチプレクサ5を介して誤
り訂正コード発生兼検出器2へ送られ、また、読
出しデータはマルチプレクサ6を介して誤り訂正
コード発生兼検出器2へ送られる。この際には、
ECCチエツク・イネーブル・ビツトはオフとさ
れており、読出しデータの訂正は行われない。誤
り訂正コード発生兼検出器2から出力される読出
しデータはゲート3およびデータ・バスを介して
中央処理装置に送られる。中央処理装置は、この
読出しデータを受信すると、これと一致しない誤
り訂正コードを作成する。そして、レジスタ8を
「1」とし、上記の不一致の誤り訂正コードを書
込みデータとして、書込み命令とアドレス情報を
発行する。このアドレス情報はさらにデータを読
出した100番地を指定する。
The error correction code generator/detector 2 is tested as follows. First, any address, for example
Data and error correction code are read from address 100. The read ECC is sent to the error correction code generator/detector 2 via the multiplexer 5, and the read data is sent to the error correction code generator/detector 2 via the multiplexer 6. In this case,
The ECC check enable bit is turned off, and the read data is not corrected. The read data output from the error correction code generator/detector 2 is sent to the central processing unit via the gate 3 and the data bus. When the central processing unit receives this read data, it creates an error correction code that does not match the read data. Then, the register 8 is set to "1", and a write command and address information are issued using the above mismatched error correction code as write data. This address information further specifies the 100th address from which the data was read.

記憶装置の制御回路(図示せず)は、レジスタ
8が「1」であるときに書込み命令を受信するこ
と、100番地からデータを読出しデータバツフア
11,12にセツトしてこの読出しデータを書込
みデータとして誤り訂正コード発生兼検出器2へ
入力する。誤り訂正コード発生兼検出器2は、書
込みデータをドライバ10へ送り、誤り訂正コー
ドをマルチプレクサ7へ送る。しかし、マルチプ
レクサ7は、レジスタ8が「1」であるので、中
央処理装置から送られて来たデータを選択して出
力する。このデータは誤り訂正コードとしてドラ
イバ9に送られ、ドライバ9,10を駆動するこ
とにより、書込みデータと、これと不一致の誤り
訂正コードとがメモリ1の100番地に書込まれ
る。
A control circuit (not shown) of the storage device receives a write command when register 8 is "1", reads data from address 100, sets it in data buffers 11 and 12, and uses this read data as write data. Input to error correction code generator/detector 2. The error correction code generator/detector 2 sends write data to the driver 10 and sends the error correction code to the multiplexer 7. However, since the register 8 is "1", the multiplexer 7 selects and outputs the data sent from the central processing unit. This data is sent to the driver 9 as an error correction code, and by driving the drivers 9 and 10, the write data and an error correction code that does not match the write data are written to address 100 of the memory 1.

中央処理装置が100番地を指定して読出し命令
を実行すると、読出しデータと誤り訂正コードと
は誤り訂正コード発生兼検出器2に入力される。
データと一致しない誤り訂正コードがメモリ1に
書込まれているので、誤り訂正コード発生兼検出
器2が誤りを検出すれば、正常に動作しているこ
ととなる。種々のデータを誤り訂正コードとして
メモリ部1へ書込むことによつて、誤り訂正コー
ド発生兼検出器2について種々のテストを行うこ
とが出来る。
When the central processing unit specifies address 100 and executes a read command, the read data and error correction code are input to the error correction code generator/detector 2.
Since an error correction code that does not match the data has been written in the memory 1, if the error correction code generator/detector 2 detects an error, it means that it is operating normally. By writing various data into the memory section 1 as error correction codes, various tests can be performed on the error correction code generator/detector 2.

ECCバツフア11とデータ・バツフア12
は、部分書込み動作を行う際にも使用されるもの
である。いま、データが16ビツト幅とし、上位側
が中央処理装置のデータによつて置き換えられる
ものとすると、16ビツトの読出しデータおよび中
央処理装置からの16ビツトのデータがマルチプレ
クサ4に供給される。マルチプレクサ4は、中央
処理装置からのデータの上位側と読出しデータの
下位側とを結合し、結合して得られた書込みデー
タを誤り訂正コード発生兼検出器2へ供給する。
その後の動作は一般の書込み動作と同様である。
ECC buffer 11 and data buffer 12
is also used when performing a partial write operation. Assuming that the data is 16 bits wide and the upper side is replaced by data from the central processing unit, 16 bit read data and 16 bit data from the central processing unit are supplied to the multiplexer 4. The multiplexer 4 combines the upper side of the data from the central processing unit and the lower side of the read data, and supplies the write data obtained by the combination to the error correction code generator/detector 2.
The subsequent operation is similar to a general write operation.

以上の説明から明らかなように、本発明によれ
ば、誤り訂正コード発生兼検出器の試験を完全に
行うことが出来る。
As is clear from the above description, according to the present invention, it is possible to completely test an error correction code generator/detector.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の1実施例のブロツク図である。 1……メモリ部、2……誤り訂正コード発生兼
検出器、3……ゲート、4ないし7……マルチプ
レクサ、8……レジスタ、9と10……ドライ
バ、11……ECCバツフア、12……データ・
バツフア。
The figure is a block diagram of one embodiment of the invention. 1...Memory section, 2...Error correction code generator/detector, 3...Gate, 4 to 7...Multiplexer, 8...Register, 9 and 10...Driver, 11...ECC buffer, 12... data·
Batsuhua.

Claims (1)

【特許請求の範囲】[Claims] 1 誤り訂正コード発生兼検出器を備え、データ
書込みの際には上記誤り訂正コード発生兼検出器
によつて誤り訂正コードを作成して書込みデータ
と共に該誤り訂正コードをメモリ部に書込み、デ
ータ読出しの際には上記メモリ部からの読出しデ
ータと読出し誤り訂正コードとの一致を上記誤り
訂正コード発生兼検出器によつてチエツクして誤
り制御を行い、データ部分書込みの際には書込み
データと上記メモリ部から読出された読出しデー
タとをマージ手段でマージし、マージ・データに
対する誤り訂正コードを上記誤り訂正コード発生
兼検出器によつて作成してマージ・データと共に
該誤り訂正コードを上記メモリ部に書込むよう構
成された記憶装置において、上記誤り訂正コード
発生兼検出器からの誤り訂正コードおよび中央処
理装置が作成した誤り訂正コードのいずれかを選
択的に誤り訂正コード信号線を介してメモリ部へ
誤り訂正コードとして出力するマルチプレクサ
と、該マルチプレクサを制御する制御情報が命令
によつて書込まれるレジスタとを設けると共に、
誤り訂正コード発生兼検出器のテスト時に予め上
記メモリ部の任意のアドレスから読出したデータ
を受信した中央処理装置が誤り訂正コードを作成
し、上記レジスタの制御情報が上記中央処理装置
が作成した誤り訂正コードを誤り訂正コード信号
線上のデータとして選択出力すべきことを上記マ
ルチプレクサに指示している状態の下で上記中央
処理装置から書込み命令が送られて来たときに
は、上記アドレス情報で指定される上記メモリ部
の番地からデータを読出し、該読出しデータを上
記マージ手段および誤り訂正コード発生兼検出器
をスルーで通して上記メモリ部にデータを書込む
ためのデータ信号線上にそのまま書込みデータと
して供給し、上記誤り訂正コード信号線上のデー
タおよび上記データ信号線上のデータを上記アド
レス情報に従つて同時に上記メモリ部に書込むよ
うに構成したことを特徴とする誤り訂正コード書
込み方式。
1 Equipped with an error correction code generator/detector; when writing data, the error correction code generator/detector creates an error correction code, writes the error correction code together with the write data into the memory section, and reads the data. In this case, error control is performed by checking whether the read data from the memory section matches the read error correction code using the error correction code generator/detector. The merging means merges the read data read from the memory section, creates an error correction code for the merged data by the error correction code generator/detector, and applies the error correction code together with the merge data to the memory section. In a storage device configured to write data into the memory, either the error correction code from the error correction code generator/detector or the error correction code created by the central processing unit is selectively written into the memory via an error correction code signal line. a multiplexer that outputs an error correction code to the unit; and a register in which control information for controlling the multiplexer is written in accordance with an instruction;
When testing the error correction code generator and detector, the central processing unit receives data read out in advance from an arbitrary address in the memory section and creates an error correction code, and the control information in the register is used to detect the error created by the central processing unit. When a write command is sent from the central processing unit in a state where the multiplexer is instructed to selectively output the correction code as data on the error correction code signal line, the write command is specified by the address information. Data is read from an address in the memory section, and the read data is passed through the merging means and error correction code generator/detector and supplied as write data onto the data signal line for writing data into the memory section. . An error correction code writing method, characterized in that data on the error correction code signal line and data on the data signal line are simultaneously written into the memory section according to the address information.
JP9654378A 1978-08-08 1978-08-08 Writing system for error correction code Granted JPS5525812A (en)

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JPS5525812A JPS5525812A (en) 1980-02-23
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202457A (en) * 2004-12-20 2006-08-03 Fujitsu Ltd Semiconductor memory
EP2645249A1 (en) 2012-03-30 2013-10-02 Fujitsu Limited Information processing apparatus, and method of controlling information processing apparatus

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61161563A (en) * 1985-01-11 1986-07-22 Nec Corp Storage device
GB2178752B (en) * 1985-07-12 1989-10-11 Unilever Plc Substitute milk fat
JPS6243750A (en) * 1985-08-20 1987-02-25 Nec Corp Stored data processing circuit
JP2513615B2 (en) * 1986-01-17 1996-07-03 株式会社日立製作所 Storage device with ECC circuit
JPS62211757A (en) * 1986-03-12 1987-09-17 Fujitsu Ltd Error correcting circuit testing system
JP2818659B2 (en) * 1988-03-17 1998-10-30 富士通株式会社 Error correction method
JP4116821B2 (en) 2002-05-22 2008-07-09 ユニ・チャーム株式会社 Pants-type diapers
JP6164003B2 (en) 2013-09-25 2017-07-19 富士通株式会社 Memory control apparatus, information processing apparatus, and information processing apparatus control method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202457A (en) * 2004-12-20 2006-08-03 Fujitsu Ltd Semiconductor memory
EP2645249A1 (en) 2012-03-30 2013-10-02 Fujitsu Limited Information processing apparatus, and method of controlling information processing apparatus

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JPS5525812A (en) 1980-02-23

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