JPS5948880A - Buffer memory - Google Patents
Buffer memoryInfo
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- JPS5948880A JPS5948880A JP57157809A JP15780982A JPS5948880A JP S5948880 A JPS5948880 A JP S5948880A JP 57157809 A JP57157809 A JP 57157809A JP 15780982 A JP15780982 A JP 15780982A JP S5948880 A JPS5948880 A JP S5948880A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Abstract
Description
【発明の詳細な説明】
発明の属する分野
この発明はデータ処理装置の′処理じ対応して大容量の
主メモリの内容の一部分の写しを格納しておくバッファ
・メモリに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to a buffer memory for storing a copy of a portion of the contents of a large capacity main memory in response to processing in a data processing device.
従来技術の構成
矛１図は従来のバッファ・メモリの１例を示すブロック
図であり、図において（１１はテーク及び命令語が格納
されている主メモリ（以下ＭＭＵという）、（２）はＭ
ＭＵ（１）の内容の一部分の写しが格納されているバッ
ファ・メモリ、（３）はＭＩＶｉＵ（１１かバッファ・
メモリ（２）から読み出されるデータ及び命令語（二従
い処理を行うデータ処理装置（以下ＢＰＵという）、（
４）はバッファ・メモリ（２）Ｃ二格納されているＭＭ
ＩＬＪ（１１の内容の写しの登録情報を保持するアドレ
ス・アレイ（以下ＡＡＹという）、（５）はＢＰＵ （
３）から読み出し要求されたＭＭＵ（１）の内容の写し
がバッファ・メモリ（２）に格納されているかどうかを
ＡＡＹ（４）の登録情報から判定する判定器Ｃ以下ＣＭ
Ｐという）、（６）は前もってＭＭＵ（１）の内容の一
部分を格納しておくデータ・アレイ（以下ＤＡＹという
）、（力はＡＡＹ （４）の内容のエラーを点検するエ
ラーチェック回路（以下ＥＲＲという）、（８）はＣＭ
Ｐ （５）で読み出し要求されたＭＭＵ（１＞の内容の
写しがＤＡＹ （６）に格納されていないと判定された
ときに有意レベルになる信号（以下ＭＩＳＳという）、
ｆ９）はＭＩ Ｓ Ｓ （８） 、により、ＭＭＵ （
１）に対しＢＰＵ （３）からの読み出し要求を通す状
態になるゲート（以下ＧＩという）、（１０）はＥＲＲ
ｔ７）でＡＡＹ（４）の内容のエラーが検出されたとき
に生成される信号、（ｌυはＣＭＰ （５）で読み出し
要求されたＭＭＵ（１１の内容の写しがＤＡＹ ｔ６）
に格納されていると判定されたときに有意レベルｌ二な
る信号（以下）ＬＩＴという）である。Figure 1 is a block diagram showing an example of a conventional buffer memory.
A buffer memory in which a partial copy of the contents of MU (1) is stored;
Data and instruction words read from memory (2) (data processing unit (hereinafter referred to as BPU) that performs secondary processing (hereinafter referred to as BPU), (
4) Buffer memory (2) C2 stored MM
Address array (hereinafter referred to as AAY) that holds the registration information of the copy of the contents of ILJ (11), (5) is BPU (
Determiner C and CM that determine from the registration information of AAY (4) whether a copy of the contents of MMU (1) requested to be read from 3) is stored in buffer memory (2).
P), (6) is a data array (hereinafter referred to as DAY) that stores part of the contents of MMU (1) in advance, (hereinafter referred to as DAY), (AAY) is an error check circuit (hereinafter referred to as AAY) that checks for errors in the contents of (4). (referred to as ERR), (8) is CM
A signal that becomes significant (hereinafter referred to as MISS) when it is determined that a copy of the contents of the MMU (1> that was requested to be read in P (5) is not stored in DAY (6));
f9) is MMU (
The gate (hereinafter referred to as GI) that allows read requests from BPU (3) to pass through to 1), (10) is the ERR
The signal generated when an error in the contents of AAY (4) is detected at t7), (lυ is the MMU that was requested to be read at CMP (5) (a copy of the contents of 11 is DAY t6)
This is a signal (hereinafter referred to as LIT) that has a significance level l2 when it is determined that the data is stored in the data.
従来技術の動作
矢に動作について説明する。ＢＰＵ （３）からＭＭＵ
（１）の内容読み出し要求が出されると、まず、バッフ
ァ・メモリ（２）のＡＡＹが参照され、ＢＰＵ（３１か
ら読み出し要求されたｍＵ（ｔ）の内容の写しがバッフ
ァ・メモリ（２）のＤＡＹ （６） ｌ二格納されてい
るかどうかがＣＭＰ ｔ５）で判定される。内薄の写し
がＤＡＹ ｔ６）に格納されていると判定されると、Ｃ
ＭＰ （５）からＨＩＴ（ＩυがＤＡＹ ｔ６目二送出
され、ＤＡＹ （６）からＢＰＵ１３）ｉ一対して読み
出し要求された内容が転送される。内容の写しがＤＡＹ
（６１に格納されているときは、以上のよう１ニして
、ＢＰＵ ｔ３）の読み出し要求に対する動作が完了す
ること書＝なる。The operation of the prior art will be explained in detail. BPU (3) to MMU
When a request to read the contents of (1) is issued, AAY of the buffer memory (2) is first referred to, and a copy of the contents of mU(t) requested to be read from the BPU (31) is stored in the buffer memory (2). DAY (6) It is determined in CMP t5) whether or not the data is stored. When it is determined that a copy of the inner thinness is stored in DAY t6), C
HIT(Iυ is sent from MP (5) for the second time on DAY t6, and from DAY (6), the content requested to be read is transferred to BPU 13)i. A copy of the contents is DAY
(When it is stored in 61, the operation for the read request of BPU t3) is completed in 1 as described above.
一方、Ｃｐ（５）で内容の写しがＤＡＹ （６）に格納
されていないと判定されると、ＣＭＰ （５）からＭＩ
ＳＳ（８）がＧＩ（９）ｌ二送出され、バッファ・メモ
リ（２）かうＭＭＬＪ（１）に対して、ＢＰＵ ｆ３）
から読み出し要求された内容がＧＩ（９）を経由して送
られ、Ｍ＋ＪＵ（１１からこの内容を読み出し、バッフ
ァ・メモ１月２）のＤＡＹ （６）に格納するとともに
、ＡＡＹ１４）にＤＡＹ （６）に格納された■狙（１
）の内容の写しの登録を行う。ＭＭＵｍから読み出され
、ＤＡＹ （６）に格納された内容は、同時Ｃ二ＢＰＵ
（３）に転送され、ＢＰＵ（３）の読み出し要求に対す
る動作が完了したことになる。On the other hand, if Cp (5) determines that a copy of the content is not stored in DAY (6), CMP (5)
SS(8) is sent to GI(9)l2 and buffer memory(2) is sent to MMLJ(1), BPU f3)
The content requested to be read from is sent via GI (9), and this content is read from M+JU (11) and stored in DAY (6) of buffer memo January 2). ) stored in ■Aim (1
) to register a copy of the contents. The contents read from MMUm and stored in DAY (6) are simultaneously
(3), and the operation for the read request of BPU (3) is completed.
従来のバッファ・メモリ（２）は、以上のよう（二動作
するとともに、ＥＲＲ（７）によって行われるＡＡＹ
（４）の内容のエラーのチェックに対する処置は上記動
作とは独立して行われるよう（二構取されている。The conventional buffer memory (2) performs two operations as described above, and the AAY performed by ERR (7).
The action for checking for errors in (4) is carried out independently of the above operations (two arrangements are made).
ＣＭＰ（５）でＢＰＵＬ３）から読み出し要求されたＭ
ＭＵ（１＋の内容の写しがバッファ・メモリ（２）のＤ
ＡＹ ｔ６１に格納されていると判定され、ＤＡＹｔ６
）からＢＰＵ （３） ｌ二対し読み出し要求された内
容が転送されてくるとともに、ＥＲＲ（７）によってＡ
ＡＹ（４）の内容のエラーが検出され、ＥＲＲ（７）か
らＢＰＵ （３）シ二対しエラー信号（１０）が送られ
てくると、ＢＰＵ（３）はバッファ・メモリ（２）のＤ
ＡＹ ｔ６）から送られてきた上記内容を無効にし、Ａ
ＡＹ Ｌ４）の対応するエントリーをクリアして、再び
ＭＭＵ （１ｊに対する読み出し要求を出すりトライ処
理を実行することとなる。M requested to read from BPUL3) in CMP(5)
A copy of the contents of MU(1+ is D in buffer memory (2)
It is determined that the data is stored on DAY t61, and DAY t6
) transfers the requested read content to BPU (3) l2, and ERR (7) causes A
When an error in the contents of AY (4) is detected and an error signal (10) is sent from ERR (7) to BPU (3), BPU (3) clears D of buffer memory (2).
Invalidate the above content sent from AY t6) and
The corresponding entry of AY L4) is cleared and a read request to MMU (1j) is issued again or a try process is executed.
従来技術の欠点
従来のバッファ・メモリ（二おいては、バッファ・メモ
１月２） ｌ二ＭＭＵ （１１の内容の写しが格納され
ているかどうかをＡＡＹ （４）の内容を読み出して判
定するＣＭＰ（５）ど、ＡＡＹｔ４）の内容のエラーを
チェックするＥｆｔＲ（７）とは関連がなく、かつＥＲ
Ｒ（７）からのエラー信号０ωが直接ＢＰＵ （３）に
送られるように構成されていた。したがって、読み出し
要求されたＩＶＩＭＵ （１１の内容の写しがバッファ
・メモ１月２）に格納されていると判定され、ＢＰＵ（
３）がバッファ・メモリ（２）をアクセスしているとき
に、ＡＡＹ（４）の内容のエラーが報告されることがあ
り、このエラーが報告されると、ＢＰＵ（３ＪがｉｖＩ
ＭＵ（１１をアクセスし直すためのりトライ処理を行う
必要が生じ、処理が複軸になるという欠点があった。Disadvantages of the Prior Art Conventional buffer memory (Buffer Memo January 2) l2 MMU (CMP that reads the contents of AAY (4) and determines whether a copy of the contents of 11 is stored or not) (5) is not related to EftR (7) that checks for errors in the contents of AAYt4), and
The error signal 0ω from R (7) was configured to be sent directly to BPU (3). Therefore, it is determined that a copy of the contents of IVIMU (11) requested for reading is stored in Buffer Memo January 2, and BPU (
3) is accessing the buffer memory (2), an error in the contents of AAY(4) may be reported, and when this error is reported, the BPU (3J
It is necessary to perform a retry process to re-access the MU (11), which has the disadvantage that the process becomes multi-axis.
本発明の目的
この発明は、上記のような従来のものの欠点を除去する
ためＣなされたもので、ＡＡＹｔ４１の内容のエラーが
検出されたときは、エラー信号（１０）がｃｗ（５）に
送られ、このエラー信号（１０）を受けたとき、ＣＭＰ
（５）は読み出し要求されたＭＵ（１１の内容の写しが
当該バッファ・メモ１月２）（二格納されていないと判
定したときと同様の信号を生成するように構成し、ＢＰ
ｔＪ１３）によるリトライ処理の不要なバッファ・メモ
リを提供することを目的としている。Purpose of the Invention The present invention has been made in order to eliminate the drawbacks of the conventional ones as described above. When an error in the contents of AAYt41 is detected, an error signal (10) is sent to cw (5). and when this error signal (10) is received, the CMP
(5) is configured to generate the same signal as when it is determined that a copy of the contents of the MU (11) requested to be read is not stored in the buffer memo (2);
tJ13) is intended to provide a buffer memory that does not require retry processing.
本発明の構成
矛２図はこの発明の一実施例を示すブロック図であり、
図において（１１、（３） 、 （４）’ 、 ｆ６）
、 を力、（９）は矛１図の同一符号と同一または相
当する部分を示し、ｔ８） 、 （１０） 、 （１υ
は矛１図の同一符号の示すものに相当する信号を示し、
（２ａ）はこの発明の一実施例のバッファ・メモリ、（
１２１はＢＰＵ（３）からＭＭＵ（１＋の内容の読み出
し要求が出されたとき、Ｅａｇ（７）からＡＡＹ（４）
の内容のエラーが検出されたというエラー信号００）が
送られてきたときは、ＭＭＵｔｌ）の内容の写じが当該
バッファ・メモリに格納されていないと判定したときと
同様に、ＭＩＳＳ（８）を有意レベルにするよう（二構
成されているとともに、ＥＲＲ（７）でＡＡＹ （４）
の内容のエラーが検出されないときは、従来のバッファ
・メモリ（２）におけるＣＭＰ （５）と同様の動作を
する判定器（以下ＣＭＣＫという）である。Components of the present invention Figure 2 is a block diagram showing an embodiment of the present invention.
In the figure (11, (3), (4)', f6)
, is the force, (9) indicates the part that is the same as or corresponds to the same symbol in Figure 1, and t8), (10), (1υ
indicates a signal corresponding to that indicated by the same reference numeral in Figure 1,
(2a) is a buffer memory according to an embodiment of the present invention, (
121 is a request from Eag (7) to AAY (4) when a request to read the contents of MMU (1+) is issued from BPU (3).
When an error signal 00) indicating that an error has been detected in the contents of MMUtl) is sent, the MISS(8) to bring the level of significance to (2) and AAY (4) with ERR (7).
When no error is detected in the contents of CMP (5) in the conventional buffer memory (2), the determiner (hereinafter referred to as CMCK) operates in the same manner as CMP (5) in the conventional buffer memory (2).
本発明の動作
次に動作について説明する。ＢＰＵ（３１か６ ＭＭＵ
（１１の内容読み出し要求が出されると、まず、バッフ
ァ・メモリ（２ａ）のＡＡＹ（４）が参照され、ＢＰＵ
（３）から読み出し要求されたＭＭｔＪｌｌ）の内容の
写しがバッファ・メモリ（２ａ）のＤＡＹ （６） （
二格納されているかどうかがＣＭＣＫ（１２）で判定さ
れる。内容の写しがＩＪＡＹ （６）１：格納されてい
ると判定されると、ＣＭＣＫ１２１からＨＩＴ（ｌυが
Ｉ）ＡＹ ｔ６）に送出され、Ｉ）ＡＹ （６）からＢ
ＰＵ （３１に対して読み出し要求された内容が転送さ
れる。Operation of the present invention Next, the operation will be explained. BPU (31 or 6 MMU
(When a request to read the contents of 11 is issued, first, AAY (4) of the buffer memory (2a) is referred to, and the BPU
DAY (6) (
It is determined by CMCK (12) whether or not the second data is stored. When it is determined that a copy of the contents is stored in IJAY (6) 1:, it is sent from CMCK121 to HIT (lυ is I)AY t6), and from I)AY (6) to B
The content requested to be read is transferred to PU (31).
一方、ＣＭＣＫ（ｌ渇で内容の写しが１）ＡＹ （６）
に格納されていないと判定されると、ＣＭＣＫｔ１２１
カら＋ｖｌＩＳＳ（８１がＧ Ｉ ｆ９）に送出され、
バッファ・メモリ（２ａ）からＭＭＵ（１１に対して、
ＢＰＵｔ３）から読み出し要求された内容がＧ Ｉ ｔ
、９）を経由して送られ、ＭｉＶＩＵＵ）からこの内容
を読み出し、バッファ・メモリ（２ａ）のＤＡＹ（６）
に格納するとともに、ＡＡＹ（４）ｌ二Ｌ）ＡＹ ｆ６
）に格納されたＭＭＵ ｔ １）の内容の写しの登録を
行う。■ＶＩＵ＋１）から読み出され、ＤＡＹ＋６）に
格納された内容は、同時にＢＰＵ （３） Ｃ転送され
る。On the other hand, CMCK (copy of contents is 1) AY (6)
If it is determined that the data is not stored in the CMCKt121
is sent to +vlISS (81 is G I f9),
From the buffer memory (2a) to the MMU (11,
The content requested to read from BPUt3) is G I t
, 9), reads this content from MiVIUU), and stores it in DAY(6) of the buffer memory (2a).
and store AAY(4)l2L)AY f6
) A copy of the contents of MMU t1) stored in MMU t1) is registered. (2) The contents read from VIU+1) and stored in DAY+6) are simultaneously transferred to BPU (3)C.
以上のように制御されるバッファ・メモリ（２ａ）にお
いて、ＡＡＹ（４）の内容のエラーのチェックが、ＥＲ
Ｒ（７１において行われ、ＡＡＹ （４）の内容のエラ
ーが検出されたときは、ＥＲＲ（７）からエラー信号（
１０）がＣＭＣＫ（１りに送られ、ＣＭＣＫ（１２はこ
のエラー信号住０）を受けると、ＡＡＹ（４）に保持さ
れている登録情報とは無関係に、ＭＩＳＳｔ８）がＧ
Ｉ （９）に送出され、読み出し要求された内容の写し
がＤＡＹ Ｌ６）に格納されていないと判定されたとき
と同様の動作をする。したがって、ＢＰＵ（３）による
リトライ処理が不要となる。In the buffer memory (2a) controlled as described above, the error check of the contents of AAY (4) is performed using the ER
When an error in the contents of AAY (4) is detected, an error signal (
10) is sent to CMCK (1), and when CMCK (12) receives this error signal (0), MISSt8) is sent to G regardless of the registration information held in AAY (4).
The same operation as when it is determined that the copy of the contents sent to I (9) and requested to be read is not stored in DAY L6) is performed. Therefore, retry processing by BPU (3) is not necessary.
発明の他の適用例
なお、上記実施例ではアドレス・アレイ（４）の内容の
エラーを検出するものに限定したが、アドレス・プレイ
（４）の内容のエラー検出タイミング以前Ｃ二検出され
る他の要因のエラーの場合も、同じ考え方が適用できる
。Other Application Examples of the Invention Although the above embodiment is limited to detecting errors in the contents of the address array (4), C2 may be detected before the error detection timing in the contents of the address play (4). The same idea can be applied to the case of errors caused by .
本発明の効果
以上のよう（二、この発明によれば、アドレス・アレイ
の内容のエラーが検出されたとき、従来のバッファ・メ
モリの場合のようにデータ処理装置から再び主メモリＣ
二対する読み出し要求を出すりトライ処理を実行する必
要がなくなり、処理が単純になるという利点がある。Effects of the present invention (2) According to the present invention, when an error in the contents of the address array is detected, the main memory
There is no need to issue a read request for two or execute a try process, which has the advantage of simplifying the process.
矛１図は従来のバッファ・メモリの−（４ｚｌ＋を示す
ブロック図、１１２図はこの発明の一゛犬１１ｉ１１例
を不すブロック図である。
図１（二おいて（１）は主メモリ、（２ａ）はバッファ
・メモリ、（３）はデータ処理装置、（４）はアドレス
・アレイ、（６）はデータ・プレイ、（力はエシーテエ
ソク回路、（９）はゲート、（１２は判定器、ｕｓ＋
、 ｔｒｏｔ ’＋ （Ｉｌｌ ハ（，１８号である。
なお各図中同一符号は同一または４１４当部分をボすも
のとする。
代理人 葛 野 信 −Figure 1 is a block diagram showing a conventional buffer memory -(4zl+), and Figure 112 is a block diagram showing an example of the present invention. (2a) is a buffer memory, (3) is a data processing device, (4) is an address array, (6) is a data play, (power is an output circuit, (9) is a gate, (12 is a judge, us+
, trot '+ (Ill Ha(, No. 18. The same reference numerals in each figure are the same or indicate the part corresponding to 414. Agent Shin Kuzuno -
Claims (1)
容の一部分の写しを格納しておくバッファ・メモリＣ二
おいて、当該バッファ・メモリに格納されている主メモ
リの内容の写しの登録情報を保持するアドレス・アレイ
を参照してデータ処理装置から読み出し要求された上記
主メモリの内容の写しが当該バッファ・メモリに格納さ
れているか否かを判定する判に器と、上記アドレス・ア
レイの内容のエラーを点検するエラーチェック回路と、
読み出し要求された上記主メモリの内容の写しが当該バ
ッファ・メモリＣ二格納されているときの上記判定器か
らの信号によって上記写しを上記データ処理装置（二転
送する手段と、読み出し要求された上記主メモリの内容
の写しが当該バッファ・メモリ（″−格納されていない
ときまたは上記エラーチェック回路シニおいて上記アド
レス・アレイの内容のエラーが検出されたときの上記判
定器からの信号によって上記データ処理装置から読み出
し要求された内容を上記主メモリから読み出し当該バッ
ファ・メモリＣ二格納する手段とを備えたことを％徴と
するバッファ・メモリ。In a buffer memory C2 that stores a copy of a portion of the contents of a large-capacity main memory in response to processing by a data processing device, register a copy of the contents of the main memory stored in the buffer memory. a detector for determining whether or not a copy of the contents of the main memory requested to be read from the data processing device is stored in the buffer memory by referring to the address array holding information; an error check circuit that checks for errors in the contents of the
When a copy of the contents of the main memory requested to be read is stored in the buffer memory C2, means for transferring the copy to the data processing device (2) in response to a signal from the determiner; When a copy of the contents of the main memory is stored in the buffer memory (''-) or when an error in the contents of the address array is detected in the error check circuit, a signal from the determiner causes the data to be stored in the buffer memory (''). A buffer memory characterized by comprising means for reading content requested to be read from a processing device from the main memory and storing it in the buffer memory C2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157809A JPS5948880A (en) | 1982-09-10 | 1982-09-10 | Buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157809A JPS5948880A (en) | 1982-09-10 | 1982-09-10 | Buffer memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5948880A true JPS5948880A (en) | 1984-03-21 |
Family
ID=15657758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157809A Pending JPS5948880A (en) | 1982-09-10 | 1982-09-10 | Buffer memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948880A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191942A (en) * | 1988-01-27 | 1989-08-02 | Nec Corp | Fault processing system |
-
1982
- 1982-09-10 JP JP57157809A patent/JPS5948880A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191942A (en) * | 1988-01-27 | 1989-08-02 | Nec Corp | Fault processing system |
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