JPS6115627B2 - - Google Patents
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- JPS6115627B2 JPS6115627B2 JP6743180A JP6743180A JPS6115627B2 JP S6115627 B2 JPS6115627 B2 JP S6115627B2 JP 6743180 A JP6743180 A JP 6743180A JP 6743180 A JP6743180 A JP 6743180A JP S6115627 B2 JPS6115627 B2 JP S6115627B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- pulse width
- monostable multivibrator
- Prior art date
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- Expired
Links
- 239000002131 composite material Substances 0.000 claims description 22
- 239000000284 extract Substances 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
本発明は同期信号処理回路に係り、後段の水平
AFC回路において高精度に制御し得る水平同期
信号をとり出す同期信号処理回路を提供すること
を目的とする。
AFC回路において高精度に制御し得る水平同期
信号をとり出す同期信号処理回路を提供すること
を目的とする。
第１図は映像信号より水平同期信号と垂直同期
信号とを分離してとり出す同期信号処理回路の一
例のブロツク系統図を示す。同図において、入力
端子１より入来した映像信号は同期分離回路２に
て第２図Ａに示す如き複合同期信号ａとされ、積
分器３にて積分されて出力端子４より垂直同期信
号a1がとり出される一方、微分器５にて微分され
て出力端子６より水平同期信号a′及び等化パルス
a″がとり出される。
信号とを分離してとり出す同期信号処理回路の一
例のブロツク系統図を示す。同図において、入力
端子１より入来した映像信号は同期分離回路２に
て第２図Ａに示す如き複合同期信号ａとされ、積
分器３にて積分されて出力端子４より垂直同期信
号a1がとり出される一方、微分器５にて微分され
て出力端子６より水平同期信号a′及び等化パルス
a″がとり出される。
ところで、一般に、水平同期信号a′のパルス幅
は等化パルスa″のパルス幅の２倍に定められてい
るため、このようにパルス幅の異なつた信号を用
いて次段のパルス幅水平AFCを行なうとAFC感
度が低下し、高精度にAFCをかけ得ない欠点が
あつた。又、水平同期信号a′と等化パルスa″とを
用いて水平AFCをかけると、発振回路の水平走
査周波数は等価パルスa″の到来期間所定周波数の
２倍の周波数に近ずく傾向を生じ、このため、安
定な水平走査周波数を得ることができない欠点が
あつた。
は等化パルスa″のパルス幅の２倍に定められてい
るため、このようにパルス幅の異なつた信号を用
いて次段のパルス幅水平AFCを行なうとAFC感
度が低下し、高精度にAFCをかけ得ない欠点が
あつた。又、水平同期信号a′と等化パルスa″とを
用いて水平AFCをかけると、発振回路の水平走
査周波数は等価パルスa″の到来期間所定周波数の
２倍の周波数に近ずく傾向を生じ、このため、安
定な水平走査周波数を得ることができない欠点が
あつた。
本発明は上記欠点を除去したものであり、以下
図面と共にその各実施例について説明する。
図面と共にその各実施例について説明する。
第３図は本発明になる同期信号処理回路の一実
施例を説明するための概略的ブロツク系統図を示
し、同図中、第１図と同一構成部分には同一番号
を付す。同図中、７は遅延回路で、水平同期信号
a′の１水平走査期間をthとした時、0.04thの遅延
時間をもつ。入力端子１よりの映像信号は150k
Hz〜300kHzの間の周波数をカツトオフ周波数に
もつローパスフイルタ８にて不要周波数成分を除
去された後、同期分離回路２にて複合同期信号ａ
とされ、積分器３を介して出力端子４より垂直同
期信号a1としてとり出される。一方、同期分離回
路２よりの複合同期信号ａは遅延回路７にて遅延
されて第２図Ｂに示す如き信号ｂとされ、同期分
離回路２の出力ａと共に互いに逆極性で加算器９
に供給される。
施例を説明するための概略的ブロツク系統図を示
し、同図中、第１図と同一構成部分には同一番号
を付す。同図中、７は遅延回路で、水平同期信号
a′の１水平走査期間をthとした時、0.04thの遅延
時間をもつ。入力端子１よりの映像信号は150k
Hz〜300kHzの間の周波数をカツトオフ周波数に
もつローパスフイルタ８にて不要周波数成分を除
去された後、同期分離回路２にて複合同期信号ａ
とされ、積分器３を介して出力端子４より垂直同
期信号a1としてとり出される。一方、同期分離回
路２よりの複合同期信号ａは遅延回路７にて遅延
されて第２図Ｂに示す如き信号ｂとされ、同期分
離回路２の出力ａと共に互いに逆極性で加算器９
に供給される。
遅延回路７の遅延時間は上記のように設定され
ているので、その遅延時間は水平同期信号a′のパ
ルス幅の1/2（即ち、等化パルスa″と同じパルス
幅）になり、加算器９より第２図Ｃに示す如き
正、負両極性同じパルス幅を持つ信号ｃがとり出
される。信号ｃは識別回路１０にて負極性パルス
のみとされ、入力端子６１より第２図Ｄに示す如
き水平同期信号ｄとしてとり出される一方、識別
回路１０にて正極性パルスを極性反転したパルス
とされ、入力端子６２より第２図Ｅに示す如き信
号ｅとして取出される。水平同期信号ｄのパルス
幅は全走査期間に亘り等化パルスa″と同じ幅とな
り、このため、次段のパルス幅水平AFC回路の
制御がし易く、AFC感度を向上し得る。
ているので、その遅延時間は水平同期信号a′のパ
ルス幅の1/2（即ち、等化パルスa″と同じパルス
幅）になり、加算器９より第２図Ｃに示す如き
正、負両極性同じパルス幅を持つ信号ｃがとり出
される。信号ｃは識別回路１０にて負極性パルス
のみとされ、入力端子６１より第２図Ｄに示す如
き水平同期信号ｄとしてとり出される一方、識別
回路１０にて正極性パルスを極性反転したパルス
とされ、入力端子６２より第２図Ｅに示す如き信
号ｅとして取出される。水平同期信号ｄのパルス
幅は全走査期間に亘り等化パルスa″と同じ幅とな
り、このため、次段のパルス幅水平AFC回路の
制御がし易く、AFC感度を向上し得る。
第４図は本発明回路の一実施例の要部の回路図
を示し、第３図と同一構成部分には同一番号を付
す。同図において、加算器９よりの信号ｃは識別
回路１０の電圧比較器１０１にて負極性のみを検
出されて加算器出力ｃ中水平同期信号a′及び等化
パルスa″の開始を示す開始パルスｄ（第２図Ｄ）
とされる一方、電圧比較器１０２にて正極性のみ
を検出されて加算器出力ｃ中水平同期信号a′及び
等化パルスa″の終了を示す終了パルスｅ（第２図
Ｅ）とされる。開始パルスｄは略3/4thの時定数
をもつ単安定マルチバイブレータ１１にて第２図
Ｆに示す如きパルス幅Ｔf（1/2th＜Ｔf＜th）の信
号ｆとされ、更に、単安定マルチバイブレータ１
２にて第２図Ｇに示す如きパルス幅Ｔg（ｔnax
（水平同期信号a′の最大パルス幅0.08th）＜Ｔg（1/
２th）の信号ｇとされて単安定マルチバイブレー
タ１１よりの信号ｆと共にアンド回路１３に供給
される一方、信号ｆは単安定マルチバイブレータ
１４にて同図Ｋに示す如きパルス幅Ｔk（ｔnax＜
Ｔk＜ｔnax＋td（tdは遅延回路７の遅延時間））
の信号ｋとされる。
を示し、第３図と同一構成部分には同一番号を付
す。同図において、加算器９よりの信号ｃは識別
回路１０の電圧比較器１０１にて負極性のみを検
出されて加算器出力ｃ中水平同期信号a′及び等化
パルスa″の開始を示す開始パルスｄ（第２図Ｄ）
とされる一方、電圧比較器１０２にて正極性のみ
を検出されて加算器出力ｃ中水平同期信号a′及び
等化パルスa″の終了を示す終了パルスｅ（第２図
Ｅ）とされる。開始パルスｄは略3/4thの時定数
をもつ単安定マルチバイブレータ１１にて第２図
Ｆに示す如きパルス幅Ｔf（1/2th＜Ｔf＜th）の信
号ｆとされ、更に、単安定マルチバイブレータ１
２にて第２図Ｇに示す如きパルス幅Ｔg（ｔnax
（水平同期信号a′の最大パルス幅0.08th）＜Ｔg（1/
２th）の信号ｇとされて単安定マルチバイブレー
タ１１よりの信号ｆと共にアンド回路１３に供給
される一方、信号ｆは単安定マルチバイブレータ
１４にて同図Ｋに示す如きパルス幅Ｔk（ｔnax＜
Ｔk＜ｔnax＋td（tdは遅延回路７の遅延時間））
の信号ｋとされる。
ところで、単安定マルチバイブレータ１１より
の3/4thのパルス幅Ｔfをもつ信号ｆは等化パルス
a″をマスクした信号であるため、単安定マルチバ
イブレータ１２の出力ｇ或いは単安定マルチバイ
ブレータ１４の出力ｋは一応等化パルスa″の周期
にある信号を除去された水平同期信号の周期のみ
の信号とみなし得るが、第５図Ａ〜Ｃに示すよう
に複合同期信号ａがノイズ等によつてその期間th
は変わらずそのパルス幅が変動して信号ａ○イ〜ａ
○ハとなつた場合、例えば信号ｇは夫々同図Ｄ〜Ｆ
に示す信号ｇ○イ〜ｇ○ハのようになつて時間△ｔの
ずれを生じ、このため信号ｇを水平同期信号とし
てそのまま後段の水平AFC回路に印加すると水
平AFC回路は入力信号の変動として検出してし
まい、AFC動作に悪影響を及ぼすので好ましく
ない。そこで、本実施例では後段の回路により複
合同期信号ａのパルス幅変動に応じたパルス幅を
もち、時間△ｔのずれのない（即ち、水平AFC
回路の入力変動とならない）水平同期信号を得
る。
の3/4thのパルス幅Ｔfをもつ信号ｆは等化パルス
a″をマスクした信号であるため、単安定マルチバ
イブレータ１２の出力ｇ或いは単安定マルチバイ
ブレータ１４の出力ｋは一応等化パルスa″の周期
にある信号を除去された水平同期信号の周期のみ
の信号とみなし得るが、第５図Ａ〜Ｃに示すよう
に複合同期信号ａがノイズ等によつてその期間th
は変わらずそのパルス幅が変動して信号ａ○イ〜ａ
○ハとなつた場合、例えば信号ｇは夫々同図Ｄ〜Ｆ
に示す信号ｇ○イ〜ｇ○ハのようになつて時間△ｔの
ずれを生じ、このため信号ｇを水平同期信号とし
てそのまま後段の水平AFC回路に印加すると水
平AFC回路は入力信号の変動として検出してし
まい、AFC動作に悪影響を及ぼすので好ましく
ない。そこで、本実施例では後段の回路により複
合同期信号ａのパルス幅変動に応じたパルス幅を
もち、時間△ｔのずれのない（即ち、水平AFC
回路の入力変動とならない）水平同期信号を得
る。
アンド回路１３にて信号ｇと信号ｆとのアンド
がとられ、第２図Ｈに示す如き信号ｈがとり出さ
れ、識別回路１０よりの信号ｅと共にノア回路１
５に供給されて同図Ｉに示す如き信号ｉとされ
る。信号ｉは垂直同期信号a1によつて各パルスの
発生タイミングが異なる。信号ｉは信号ｆと共に
アンド回路１６に供給されて同図Ｊに示す如き垂
直同期信号a1部分においてパルスが欠除された信
号ｊとされ、信号ｊは信号ｋと共にオア回路１７
に供給され、第２図Ｌに示す如き水平同期信号ｌ
とされる。信号ｌは、等化パルスa″をマスクする
が複合同期信号ａのパルス幅変動によつてパルス
幅が変化せず時間△ｔのずれを生じる信号ｋと、
複合同期信号ａのパルス幅変動に応じて発生タイ
ミングが異なつてとり出される信号ｊとのオアで
あるため、等化パルスa″をマスクし、かつ、複合
同期信号ａのパルス幅変動に応じたパルス幅をも
つ。ここで、信号ｊ，ｋ，ｌの標準状態、複合同
期信号ａのパルス幅が広くなつた場合、それが狭
くなつた場合の各波形を夫々第６図、第７図、第
８図に示す。
がとられ、第２図Ｈに示す如き信号ｈがとり出さ
れ、識別回路１０よりの信号ｅと共にノア回路１
５に供給されて同図Ｉに示す如き信号ｉとされ
る。信号ｉは垂直同期信号a1によつて各パルスの
発生タイミングが異なる。信号ｉは信号ｆと共に
アンド回路１６に供給されて同図Ｊに示す如き垂
直同期信号a1部分においてパルスが欠除された信
号ｊとされ、信号ｊは信号ｋと共にオア回路１７
に供給され、第２図Ｌに示す如き水平同期信号ｌ
とされる。信号ｌは、等化パルスa″をマスクする
が複合同期信号ａのパルス幅変動によつてパルス
幅が変化せず時間△ｔのずれを生じる信号ｋと、
複合同期信号ａのパルス幅変動に応じて発生タイ
ミングが異なつてとり出される信号ｊとのオアで
あるため、等化パルスa″をマスクし、かつ、複合
同期信号ａのパルス幅変動に応じたパルス幅をも
つ。ここで、信号ｊ，ｋ，ｌの標準状態、複合同
期信号ａのパルス幅が広くなつた場合、それが狭
くなつた場合の各波形を夫々第６図、第７図、第
８図に示す。
ここで、信号ｊ，ｋ，ｌについて、標準状態、
複合同期信号ａのパルス幅が広くなつた状態、複
合同期信号ａのパルス幅が狭くなつた状態の各波
形を夫々第６図、第７図、第８図に示す。標準状
態を示す第６図Ａ〜Ｅは夫々第２図Ａ，Ｂ，Ｊ，
Ｋ，Ｌに夫々対応するもので、前記動作により
夫々信号ｊ，ｋ，ｌが得られる。次に、複合同期
信号ａのパルス幅が第５図Ｂに示す信号ａ○ロのよ
うに標準状態より狭くなつた場合（第８図Ａ）、
開始パルスｄの発生タイミングが遅く、終了パル
スｅ（信号ｊ第８図Ｃ）の発生タイミングが早く
なつてこれに応じて信号ｌのパルス幅が狭くなり
（第８図Ｆ）、一方、複合同期信号ａのパルス幅が
第５図Ｃに示す信号ａ○ハのように標準状態より広
くなつた場合（第７図Ａ）、上記の場合とは逆
に、パルスｄの発生タイミングが早く、終了パル
スｅ（信号ｊ第７図Ｃ）の発生タイミングが遅く
なつてこれに応じて信号ｌのパルス幅は広くなる
（第７図Ｅ）。従つて、実質的に信号ｌの水平走査
期間ｔhは信号ａのパルス幅変動に拘らず一定で
あり、このため、信号ａのパルス幅が変動しても
一定のパルス幅出力しか得られない単安定マルチ
バイブレータ１２の出力ｇと異なり、パルス幅変
動を生じても時間△ｔのずれを生じることはな
く、後段の水平AFC回路の入力変動となること
はない。
複合同期信号ａのパルス幅が広くなつた状態、複
合同期信号ａのパルス幅が狭くなつた状態の各波
形を夫々第６図、第７図、第８図に示す。標準状
態を示す第６図Ａ〜Ｅは夫々第２図Ａ，Ｂ，Ｊ，
Ｋ，Ｌに夫々対応するもので、前記動作により
夫々信号ｊ，ｋ，ｌが得られる。次に、複合同期
信号ａのパルス幅が第５図Ｂに示す信号ａ○ロのよ
うに標準状態より狭くなつた場合（第８図Ａ）、
開始パルスｄの発生タイミングが遅く、終了パル
スｅ（信号ｊ第８図Ｃ）の発生タイミングが早く
なつてこれに応じて信号ｌのパルス幅が狭くなり
（第８図Ｆ）、一方、複合同期信号ａのパルス幅が
第５図Ｃに示す信号ａ○ハのように標準状態より広
くなつた場合（第７図Ａ）、上記の場合とは逆
に、パルスｄの発生タイミングが早く、終了パル
スｅ（信号ｊ第７図Ｃ）の発生タイミングが遅く
なつてこれに応じて信号ｌのパルス幅は広くなる
（第７図Ｅ）。従つて、実質的に信号ｌの水平走査
期間ｔhは信号ａのパルス幅変動に拘らず一定で
あり、このため、信号ａのパルス幅が変動しても
一定のパルス幅出力しか得られない単安定マルチ
バイブレータ１２の出力ｇと異なり、パルス幅変
動を生じても時間△ｔのずれを生じることはな
く、後段の水平AFC回路の入力変動となること
はない。
上述の如く、本発明になる同期信号処理回路
は、複合同期信号とこれを水平同期信号のパルス
幅の1/2期間遅延して反転した信号とを加算して
片側の極性のみをとり出すようにしたため、全走
査期間に亘り等化パルスと同じパルス幅の水平同
期信号を得ることができ、パルス幅水平AFC回
路のAFC感度を向上し得、又、識別回路の片側
のみの極性の出力を基準にして所定パルス幅をも
つ1Hの周期の信号を得、識別回路の出力と該1H
周期の信号とにより複合同期信号のパルス幅に応
じたパルス幅をもち、かつ、1H周期の信号を得
る構成としたため、全走査期間に亘り、複合同期
信号中等化パルスを除去されしかも複合同期信号
のパルス幅変動に応じた水平同期信号を得ること
ができ、この水平同期信号を水平AFCに用いた
場合、等化パルスの存在のために発振回路の水平
走査周波数が所定周波数の２倍の周波数に近づい
てしまうという不都合を生じることはなく、安定
な水平走査周波数を発生させ得、又、パルス幅変
動を生じても水平走査期間の時間的ずれを生じる
ことはないので、水平AFC回路の入力変動とな
ることはなく、水平AFC回路を安定に動作させ
得、従つて、全走査期間に亘り、映像信号と偏向
とのずれが小さくなるので、垂直帰線消去期間を
利用した文字データ通信に最適であり、又、時定
数回路や信号出力回路を単安定マルチバイブレー
タや論理積回路、論理積回路等にて構成したので
IC化し易い等の特長を有する。
は、複合同期信号とこれを水平同期信号のパルス
幅の1/2期間遅延して反転した信号とを加算して
片側の極性のみをとり出すようにしたため、全走
査期間に亘り等化パルスと同じパルス幅の水平同
期信号を得ることができ、パルス幅水平AFC回
路のAFC感度を向上し得、又、識別回路の片側
のみの極性の出力を基準にして所定パルス幅をも
つ1Hの周期の信号を得、識別回路の出力と該1H
周期の信号とにより複合同期信号のパルス幅に応
じたパルス幅をもち、かつ、1H周期の信号を得
る構成としたため、全走査期間に亘り、複合同期
信号中等化パルスを除去されしかも複合同期信号
のパルス幅変動に応じた水平同期信号を得ること
ができ、この水平同期信号を水平AFCに用いた
場合、等化パルスの存在のために発振回路の水平
走査周波数が所定周波数の２倍の周波数に近づい
てしまうという不都合を生じることはなく、安定
な水平走査周波数を発生させ得、又、パルス幅変
動を生じても水平走査期間の時間的ずれを生じる
ことはないので、水平AFC回路の入力変動とな
ることはなく、水平AFC回路を安定に動作させ
得、従つて、全走査期間に亘り、映像信号と偏向
とのずれが小さくなるので、垂直帰線消去期間を
利用した文字データ通信に最適であり、又、時定
数回路や信号出力回路を単安定マルチバイブレー
タや論理積回路、論理積回路等にて構成したので
IC化し易い等の特長を有する。
第１図は従来回路の一例のブロツク系統図、第
２図Ａ〜Ｌは従来回路及び本発明回路の動作説明
用信号波形図、第３図及び第４図は夫々本発明回
路を説明するための概略的ブロツク系統図及びそ
の一実施例の要部のブロツク系統図、第５図Ａ〜
Ｆは本発明回路においてパルス幅変動を生じた場
合の複合同期信号及び単安定マルチバイブレータ
の出力を説明するための図、第６図乃至第８図は
本発明回路においてパルス幅変動を生じた場合の
信号ｊ，ｋ，ｌの状態を説明するための図であ
る。 １……映像信号入力端子、２……同期分離回
路、６……水平同期信号出力端子、７……遅延回
路、９……加算器、１０……識別回路、１１，１
２，１４……単安定マルチバイブレータ。
２図Ａ〜Ｌは従来回路及び本発明回路の動作説明
用信号波形図、第３図及び第４図は夫々本発明回
路を説明するための概略的ブロツク系統図及びそ
の一実施例の要部のブロツク系統図、第５図Ａ〜
Ｆは本発明回路においてパルス幅変動を生じた場
合の複合同期信号及び単安定マルチバイブレータ
の出力を説明するための図、第６図乃至第８図は
本発明回路においてパルス幅変動を生じた場合の
信号ｊ，ｋ，ｌの状態を説明するための図であ
る。 １……映像信号入力端子、２……同期分離回
路、６……水平同期信号出力端子、７……遅延回
路、９……加算器、１０……識別回路、１１，１
２，１４……単安定マルチバイブレータ。
Claims (1)
- 【特許請求の範囲】 １ 複合同期信号を水平同期信号のパルス幅の1/
２期間ta遅延させる遅延回路と、該遅延回路の反
転出力と該複合同期信号とを加算する演算回路
と、該演算回路の出力の片側の極性を夫々別々に
とり出す識別回路と、該識別回路の片側のみの極
性の出力を基準にして所定パルス幅をもつ１水平
走査期間thの周期の信号を得る時定数回路と、該
識別回路よりの他方の側の極性の出力と該時定数
回路の出力とにより該複合同期信号のパルス幅に
応じたパルス幅をもち、かつ、１水平走査期間の
周期をもつ信号をとり出す信号出力回路とよりな
ることを特徴とする同期信号処理回路。 ２ 上記時定数回路は、上記識別回路の出力中上
記遅延回路にて遅延されない上記複合同期信号の
発生タイミングに応じたパルスを基準としてパル
ス幅Ｔf（1/2th＜Ｔf＜th）なる信号を得る第１の
単安定マルチバイブレータと、該第１の単安定マ
ルチバイブレータの出力を入力としてパルス幅Ｔ
g（水平同期信号の最大パルス幅ｔ max＜Ｔg
（1/2th）なる信号を得る第２の単安定マルチバイ
ブレータとよりなり、上記信号出力回路は、該第
１の単安定マルチバイブレータの出力を入力とし
てパルス幅Ｔk（ｔnax＜Ｔk＜ｔnax＋td）なる信
号を得る第３の単安定マルチバイブレータの出力
と該第２の単安定マルチバイブレータの出力と、
該第１の単安定マルチバイブレータの反転出力と
の論理積をとる第１の論理積回路と、該第１の論
理積回路の出力と上記識別回路の出力中上記遅延
回路にて遅延された上記複合同期信号の発生タイ
ミングに応じたパルスとの否定論理和をとる否定
論理和回路と、該否定論理和回路の出力と該第１
の単安定マルチバイブレータの出力との論理積を
とる第２の論理積回路と、該第２の論理積回路の
出力と該第３の単安定マルチバイブレータの出力
との論理和をとる論理和回路とよりなることを特
徴とする特許請求の範囲第１項記載の同期信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6743180A JPS56164680A (en) | 1980-05-21 | 1980-05-21 | Synchronizing signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6743180A JPS56164680A (en) | 1980-05-21 | 1980-05-21 | Synchronizing signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164680A JPS56164680A (en) | 1981-12-17 |
| JPS6115627B2 true JPS6115627B2 (ja) | 1986-04-25 |
Family
ID=13344709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6743180A Granted JPS56164680A (en) | 1980-05-21 | 1980-05-21 | Synchronizing signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164680A (ja) |
-
1980
- 1980-05-21 JP JP6743180A patent/JPS56164680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164680A (en) | 1981-12-17 |
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