JPS61153696A

JPS61153696A - 画像メモリ制御装置

Info

Publication number: JPS61153696A
Application number: JP59274032A
Authority: JP
Inventors: 務坂本; 高島　重一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-27
Filing date: 1984-12-27
Publication date: 1986-07-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、ラスタースキャン方式のカラーグラフィッ
ク表示装置等に使用される画像メモリの制御装置に関す
る。

〔発明の技術的背景〕

近年、テレテキストシステムやビデオテックスシステム
においては、図形情報の伝送に図形記述命令（以下ＰＤ
Ｉ　；　Ｐｌｃｔｕｙ＠Ｄ＠５ｃｒｉｐｔｉｏｎＩｎｓ
ｔｒｕｃｔｉｏｎと称する）を使用するシステムが開発
されている。ＰＤＩには、陰極線管画面上に点、直Ｓ、
円弧等の基本図形を描画させる命令や描画色を指定する
命令があシ、図形情報は種種のＰＤＩを組み合わせるこ
とによシ表現される。

一般に、ＰＤＺ信号を処理するには、マイクロ！クセッ
ｔ（以下、ＭＰＵと称する）が使用されており、ＭＰＵ
はＰＤＩ信号を受信すると、描画すべき図形の稽類を解
読し、その図形のための処理ルーチンをメモリから読み
出す。図形処理ルーデンでは、ＰＤＩに付随する描画座
標位置を指定するデータが基本になシ、予じめプログラ
ムされているアルゴリズムによりて、図形の軌跡上に当
る表示画素（画像メモリ）の指定番地）が算出され、そ
こに描画舊データが書き込まれる。

この処理が繰り返えされることによって、画面上には図
形が描画される。後から受信され九ＰＤＩによる描画処
理は、画偉メモＩｊＫ上書き（即ち描画点が重なった時
は後の描画データに代る）する方式で行なわれ、種々の
ＰＤＩに基づくデータ処理後、図形情報が生成されるこ
とになる０以上のような処理によって図形を描画するＰ
ＤＩ受信端末には、表示画素単位で描画データを書き込
める画偉、メモリ制御回路が必要である。

上述したＰＤＩ受信端末においては、描画される図形の
線の太さは物理的な１画素の太さく固定されている。従
って、太い線で図形を描画させる場合は、何度も表示位
置を少しづつずらして指定する同様なＰＤＩを伝送する
必要があシ、データの伝送効率を低下させることになる
。このような問題を解決するために、ＰＤＩＯ中に論理
画素指定を行なう命令方法がある。この論理画素命令は
、算出した座標値に書くべき画素の大きさを指定するも
ので、第１図に示すように、太い線での図形描画も１つ
のＰＤＩで可能となる。

第１５図（、）は、１画素指定による斜めラインを描画
させた例であシ、同図（ｂ）は、９画素指定の斜めライ
ンを描画させた例である。論理画素指定の命令信号は、
論理画素（線の太さ）を変えて描画させる直前に伝送さ
れてくるもので、次の異った論理画素指定の命令信号が
来るまでは、図形はその論理画素指定に基づいて描画さ
れる。

論理画素指定の命令は、そのオペランドとして書くべき
論理画素の水平方向０幅（ｄＸ）、垂直方向の幅（ｄＹ
）を有する。　ｄＸ　、　ｄＹは、物理的単位画素の整
数倍の値であシ、正、負の値をとることが可能であ）、
符号は座標軸に対する画素の拡張方向を指示する形で取
シきめられている。即ち、第１６図に例を示すと、論理
画素（ａ）Ｋ対しては、ｄＸ≧Ｏ、ｄＹ≧０１論理画素
（ｂ）に対しては、ｄＸ（０，ｄＹ≧０、論理画素（ｅ
）に対しては、ｄＸ（０，ｄＹ（０、論理画素（ｄ）に
対しては、ｄＸ≧Ｏ，ｄＹ（０という符号となる。

上記の論理画素処理機能は、データを伝送する側からみ
れば、論理画素線の大小にかかわらず、伝送時間をほと
んどかえることなく図形データを伝送できる。これに対
し、データ受信側にあっては、論理画素による描画線が
太くなればなる程、ＭＰＵが画像メモリへデータを書き
込む処理が増加するため、１つのＰＤＩ処理に要する時
間が増加する。

さらに、論理画素の一部が画像表示領域外に出てしまう
場合がある。この場合、画像メモリの構成上、アドレス
の連続性により、論理画素のはみ出した部分が反対側の
部分に書き込まれるという不都合が生じる（第１７図参
照）。なお、第１７図において、（ハ）は画像メモリの
全メモリ空間で、このうち、（Ｍｌ）は画像表示領域に
対応するメモリ空間、ＣＭりは画像非表示領域に対応す
るメモリ空間である。また、（Ｓ）は論理画素である。

そこで、論理画素の一部又は全部が画像表示領域外にな
るかどうかを検出し、誉き込みを停止する処理が必要と
なる。ただし、単に、論理画素の書き込みを停止してし
まうと、第１８因のように、画像表示領域外に連続して
いるような直線などの場合に、本来書き込まれなければ
ならない三角形の部分ψ）の書き込みが不可能となる。

そこで、論理画素が画像表示領域外に出る場合には、出
る部分だけ論理画素を小さくしてやシ、書き込みを行わ
なければならない。つまシ、第１９図のように、論理画
素の大きさがｄＸ、ｄＹであり、座標（Ｘ（１＊　Ｙｏ
　）を始点として書き込む場合において、一部が書き込
まれてはならない領域となってしまう場合には、同図左
側のようにｄＹをｄＹ’とし、（Ｘｏ　＊　Ｙｏ　）を
（Ｘ６　ｅ　Ｙｏ’）とする。つまり論理画素Ｓの大き
さを小さくシ、描画始点を変えてやらなければならない
。このような手段で直線などを描画する場合には、論理
画素Ｓの大きさをその都度計算しなければならず、また
、元の論理画素の大きさを記憶しておかなければならな
い。

また、一般に、画像メモリは画像表示領域よｐ大きなメ
％す空間を持つ場合が多く、その画像表示音域外のメモ
リ空間をバッファメモリとして利用する場合がある。例
えば、カーソルなどを表示するために画像表示領域の一
部のデータを画像表示領域外に移動しておくといった場
合などがある。この場合には、前記とは反対に画像表示
領域内にデータが書き込まれることがらってはならない
ので、前記とは反対に画像表示領域外であることを確認
しながら書き込みを行なわなければならない。

〔背景技術の問題点〕

しかしながら、第１７図において、画像非表示領域に対
応するメモリ空間（Ｍｓ）あるいは画像表示領域に対応
するメモリ空間（Ｍｌ　）に描画データを書き込む際、
これがメモリ空間（Ｍｌ　）あるいはメ七り空間（Ｍｚ
）に書き込まれないようにＭＰｒＪが管理することは、
ＭＰＵの負担の増大につながる。また、これによシ、デ
ータ書き込み速度が著しく低下してしまう。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、画
像メモリの所定領域のみに描画データを書き込む際、■
荀の負担を軽くすることができるとともに％ｒデータ書
込み速度の向上を図ることが可能な画像メモリ制御装置
を提供することを目的とする。

〔発明の概要〕

この発明は、画像メモリのメモリ空間上のどの領域に描
画データを書き込むかを指示する手段を設けるとともに
、データ書き込みアドレスがメモリ空間上のどの領域の
アドレスかを逐次検出し、データ書き込みアドレスが上
記指示手段にて指示された領域のアドレスであるときだ
け、描画データの書き込みを行うようにしたものである
。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図はこの発明の一実施例の構成を示す回路図である
。

なお、以下の説明では、この発明を、画像表示領域構成
として、第２図に示すように、ＮＡＰＬＰＳ　（Ｄ標準
的な構成である水平方向のト９．ト数が２５６、垂直方
向のドツト数が２００の画像表示領域（４）をもつシス
テムに適用する場合を代表として説明する。ＮＡＰＬＰ
Ｓでは、１ド、ト当シの描画データのビット数は４ビｙ
）で６！ｌ、１６（２）色の色選択が可能となっている
。

第１図にかいて１１は画像メモリである。この画像メモ
リ１１は２次元メモリであり、各アドレスが第２図に示
す画像非示領域囚上の各物理画素のＸ−Ｙ座標に１＝Ｉ
Ｋ対応する。

画像メモリ１１は４つのＲＡＭ　１１１〜１１４から成
る。各ＲＡＭ　１１１〜１１４は４×１６ビ、トＯ記憶
容量をもつ。画像非示領域囚において、各水平ライン上
に表示される描画データ（Ｄｎ）（０≦ｎ≦２５５）は
、第２図に示すように４ドツト分ずり６４のブロック（
ｇｍ）　（ｏ≦ｍ≦６３）に分けられ、各ブロック（Ｂ
ｒｎ）の４ド、ト分の描画データはそれぞれ１ドツトず
つＲＡＭ　１１１〜１１４に格納されている。すなわち
、ＲＡＭ１１１に格納されている描画データ（Ｄつ）の
ｎは４ｆｆｌに相当する。同様に、Ｒ）Ｊｌ　１１２〜
１１４（格納されている描画データ（ｏｎ）のｎは、そ
れぞれ４Ｂ＋１　ｅ　４−＋ｚ　ｔ　４Ｂ＋５に相当す
る。言い換えれば、Ｘ座標値が４ｋ（０≦に≦６３）で
表わされる物理画素に表示される描画データは、ＲＡＭ
１１１ＶＣおいて、水平アドレス（Ａ・〜Ａ５　）がＫ
の番地に書き込まれる。同様Ｋｓｘ座標値が’に＋１　
＃　４に＋２　＃　４に＋３で表わされる物理画素に表
示される描画データはそれぞれＲＡＭ　Ｊ　１２〜１１
４において、水平アドレス（Ａ・〜Ａｓ　　）がＫの番
地に格納されている。

この上５Ｋして描画データが格納された画像メモリ１１
においては、各グａ、り（Ｂｍ）の４ド、ト分の描画デ
ータの表示期間に次のプロ、りの４ド、ト分の描画デー
タの読み出しがなされる。

以下、これを説明すると、第１図において、１２は表示
用の水平方向のデータ読み出しアドレスを発生するカウ
ンタであり、１３は同じく垂直方向のデータ読み出しア
ドレスを発生するカウンタである。

カウンタ１２は８段のアップカウンタで１、表示クロ、
り（ｃｐ）をカウントする。このカウンタ１２は毎水平
走査期間ととに１第３図に社ように、水平方向の表示開
始タイミング（−）よ〕４４表りａ、り前に出力される
パルス（ＸＳＴ）　Ｋよ）、リセットされる。これによ
）、詳細は後述するが、画像メモリ１１では、各ブロッ
ク（Ｂｍ）の表示期間（Ｔｍ）に、次のプロ、り（１ｍ
＋１）の４ドツト分の描画データがアドレス指定を受け
ることになる。

カウンタ１３は８段のプリセッタグルダウンカクン！で
ある。このカウンタ１３は、垂直方向の表示開始タイミ
ングで出力される／４ルス（ＹＳＴ）　（第２図参照）
に従って、カウント値が“１９９　”に！リセットされ
、以後、水平同期・パルス（皿）をカウントすることに
よシ、カウント値が１０ｍになるまで各水平ラインごと
に１−ずつカウントダウンする。カウンタ１３のプリセ
ット値が°１９９＃に設定されるのは、ＮＡＰＬＰＳに
おける表示開始ラインのＹ座標値が＠１９９　’である
ためである。これにより、カウンタ１３の出力アドレス
と画像表示領域（Ａ）のＹ座標値の一致が図られる。

、カウンタ１２，１３の出力アドレスは、−一タセレク
タ１４を介して画像メモリ１１に与えられる。この場合
、カウンタ１３は全段の出力が与えられるが、カウンタ
１２は上位６段の出力だけが与えられる。これによシ、
画像メモリ１１からは、第３図（ｈ）に示すように、各
プロ。

ｐ　ＣＢｒｎ）の４ドツト分の描画データが１度に読み
出される。このようにして続み出された４ド。

ト（１６ビツト）分の並列データは並列／直列変換回路
１５１〜１５４にロードされる。そして、これら並列／
直列変換回路１５１〜１５４から第３図（量）に示すよ
５に表示りＴ：１．り（ｃｐ）に従りてｌドツトを１単
位とする直列データとして出力される。

画像メモリＩＩから同時に出力される４ドツト分の描画
データを並列／直列変換回路１５１〜１５４にロート０
するためのＯ−ｐ　／４’　／Ｌ／　ス（ＬＤＰ）　（
第３図（ｇ）参照）は、第１図に示すナンド回路Ｉ８か
ら出力される。このナンド回路ｚ８は、カウンタ１２の
下位２段の出力（第３図（ｃ）　、　（ｄ）参照）を用
いてロード・パルス（ＬＤＰ　）を得る。その結果、ロ
ードパルス（ＬＤＰ）は表示クロ、り（ＣＰ）　４個ご
とに出力されることになシ、その発生タイミングは第３
図に示すように、各プロ、り（Ｂｍ）の表示期間（Ｔｎ
ｔ）における第４個目の表示クロ、り（ｃｐ）の発生タ
イミングに一致する。

以上まとめると、第１図における表示のためのデータ読
み出しは各水平ライン上の２５６ドツト分の描画データ
を連続する４ドツト分ずり６４のクロ、り（ＢＩＴＩ）
に分ける。そして、各プロ、り（ｎｍ）の４ド、ト分の
描画データの表示期間（Ｔｒｎ）に、次のプロ、り（１
ｍ＋１）の４ド、ト分の描画データを１度に読み出し、
その表示に備えるようにしたものである。

このように、４ド、ト分の描画データを画像メそり１１
から１度に読み出すことによシ、表示のために画像メモ
リ１１をアクセスする期間を短縮することができる。そ
の結果、画像表示期間において、画像メモリ１１が表示
のために何らアクセスされない空き時間を得ることがで
きる。第１図では、この空き時間を利用して論理画素処
理を実行するよ５にしたものである。

具体的には、第３図（ｆ）に示すよ５に、カウンタ１２
の２段目出力（Ｑｌ　）が１”のとき、ｒ−タセレクタ
Ｚ４は表示用のデータ読み出しアドレス（ＲＡ　）を選
択し、Ｏ″のとき、論理画素処理のためのアドレス（Ａ
Ａ　）を選択するようにしたものである。その結果、表
示のためのデータ読み出しは、各プロ、り（Ｂｍ）の表
示期間（’ｒｍ）の後半に行われ、論理画素処理は同前
半に行われる。

なお、第３図（、）はカウンタ１２の３段目出力（Ｑ２
　）を示し、その反転間隔が各ブロック（ａｍ）の表示
期間（’ｒｍ）に一致する。

論理画素処理のためのアドレス（ＡＡ）は詳細を後述す
るカウンタ３４．３５側から与えられる。

ここで、論理画素処理を説明する。

論理画素に対応したメモリ番地に書き込まれる描画デー
タは、図示しないＭＰＵ　（基本ビット数は１６ピ、ト
となりている）からデータバス（ＤＢ）上に出力され、
う、チ・パルス（Ｌｌ　）のタイミングでラッチ回路ｚ
９にラッチされる。

このラッチデータは、スリーステートバッファ回路２１
〜２４に与えられる。これらスリーステートバッファ回
路２１〜２４はそれぞれＲＡＭ１１１〜１１４に対応す
る。これらスリースチードパ、ファ回路２１〜２４には
、対応するＲＡＭ　Ｊ　１１〜１１４のデータ書き込み
許可／４ルス（寵Ｐ１）〜（寵Ｐ４）が与えられる。ス
リーステートバッファ回路２１〜２４は通常はハイイン
ピーダンスであるが、対応するＲＡＭ　１１１〜１１４
のデータ書き込み許可パルス（ＷＥＰＩ）〜（ＷＥＰ４
　）　カ与えられると、ローインピーダンス（なり、う
、子回路１９のう、チデータを対応するＲＡＭ　１１１
〜１１４に与える。これにより、データ書き込み許可・
々ルス（ＷＥＰｌ）〜（■ｐ４）が与えられるＲＡＭ　
１１１〜１１４に描画データが書き込まれることになる
。

ここで、ｒ−夕書き込み許可・パルス（ＷＥＰ　１）〜
（■ｐ４）の発生動作を説明する。

Ｄ７Ｕッデフロッデ回路２５はデータ入力端子に常時、
“１″が入力され、クロック端子に１第４図（ｂ）に示
す・ぐルス（Ｌ４　）が与えられる・このＤフリツプフ
ロツプ回路２５のＱ出力（Ｐｌ　）は第４図（ｃ）に示
すようＫ　ｓ　／４ルス（Ｌ４　）の立ち上がりのタイ
ミングで立ち上がる。とのＱ出力（Ｐｌ　）はＤ７リツ
デフロツデ回路２６のデータ入力端子に与えられる。こ
のＤフリップフロ、デ回路２６のクロック入力端子には
、カウンタ１２の２段目出力（Ｑｌ　）（第４図（、）
参照）をインバータ回路２１に通した・パルス（Ｐａ）
（第４図（ｄ）参照）が与えられる。したがって、Ｄフ
リッグフロッデ回路２６のＱ出力（Ｐｓ）は、Ｑ出力（
Ｐｌ　）が立ち上かって最初の・４ルス（Ｐ２）の立ち
上がりで＠１″になる（第４図（ｅ）参照）。このＱ出
力（Ｐｓ）が＠１＃になると、アンド回路２８がダート
を開き、／４ルス（Ｐ２　）を通してノダルス（ＷＴ）
を得る（第４図（ｆ）参照）。

ここで、・４ルス（Ｌ４　）は論理画素処理を指示する
パルスであシ、表示のだめのデータ読み出しタイミング
には同期していたいノ母ルスである。Ｄフリ、デフロ、
プ回路２５．２６はパルス（Ｌ４）をカウンタ１２の２
段目出力（Ｑｌ）に同期させることにより、論理画素処
理の開始タイミングを上記データ読み出しタイミングに
同期させる役目を果す。

パルス（ＷＴ）が論理画素処理におけるデータ書き込み
・々ルス（ｗｐ）やデータ書き込みアドレスの発生基準
となる。このノタルス（ＷＴ）はアンド回路３０に与え
られる。Ｄフリップ７０、！回路３ノは表示クロック（
ｃｐ）をインバータ回路３２で反転した／−ルスによシ
、カウンタ１２の１段目出力（Ｑｏ）を表示クロック（
ｃｐ）の半クロツク分遅らせ、アンド回路３０に与える
。したがって、アンド回路３ｏからは、第４図ｒ）に示
すように、ノタルス（ＷＴ）の立ち下がりに立ち下がシ
が同期し、表示クロ、り（ＣＰ）の半クロ、り分の／４
ルス幅をもつデータ書き込み・千ルス（ｗｐ）が得られ
る。

この−一夕書き込み／ＩＦルス（ｗｐ）は、詳細を後述
する水平方向のデータ書き込みアドレスを発生するカウ
ンタ３４の下位２段の出力に従って、データデコーダ３
３によってデータ書き込み許可パルス（■Ｐｔ）〜（■
Ｐ２）として振り分けられ、ＲＡＭ　１１１〜１１４に
選択的に与えられる。

ここで、パルス（ＷＴ）は、第４図（ａ）　、　（ｆ）
から明らかな如く、カラ２１１２０２段目出力（Ｑｌ　
）を反転したものである。したがって、このパルス（Ｗ
Ｔ）に同期してこのノ々ルス（ＷＴ）と同数得られるデ
ータ書き込みノ（ルス（ＷＰ）による描画データの書き
込みは、各クロ、りＣＢｍ）の表示期間（Ｔｍ）に１個
だけなされる。しかも、その書き込みは一一タセレクタ
Ｉ４がカウンタ３４．３５側のアドレス（ＡＡ）を選択
すると！に行われる。

ここで、データ書き込みアドレスの発生を説明する。

第１図において、３４は論理画素処理時、水平方向のデ
ータ書き込みアト°レスを発生するカウンタであり、３
５は同じく垂直方向のデータ書き込みアドレスを発生す
るカウンタである。

これらカウンタ３４，３５は９段のプリセッタグルアッ
プダウンカウンタである。これら、カウンタ３４．３５
から出力されるデータ書き込みアドレスは先の第３図（
ｆ）に示すように、カウンタ１２の２段目出力（Ｑｌ）
が“Ｏ′の期間（／４ルス（ＷＴ）の期間）に、データ
セレクタ１４を介して画像メモリ１ノに与えられる。

この場合、カウンタ３４の出力は、その上位６段の出力
だけが画像メモリ１１に与えられ、下位２段の出力は前
述の如く、データデコーダ３３に与えられ、データ書き
込み・（ルス（ｗｐ）をデータ書き込み許可ノダルス（
ＷＥＰＩ）〜（■Ｐ、）に振シ分けることに使われる。

ここで、カウンタ３４．３！５から発生されるデータ書
き込みアドレスの更新形態説明する。

今、第５図に示すような論理画素（Ｓ）を考える。この
論理画素（ｌはその左下端のコーナの座標値（Ｘ・　、
Ｙ＠　）を表示位置を示すデータとして与えられるよう
な論理画素である。

表示位置を示すデータをこのように選定した場合、論理
画素ＣＢ”）は座標値（Ｘｓ　　＃　Ｙｏ　）を原点と
するＸ−Ｙ座標上で＠１象隈にあることになシ、その水
平方向の幅（ｄＸ　）及び垂直方向の幅（ｄＹ）は正の
値を示す。

第５図において、論理１ｉｉｉ素（Ｓ）中に示す矢印は
、データ書き込みアドレスの更新方向を示す０図示の如
く、データ書き込みアドレスは、座標値（Ｘ・　ｅＹｏ
）を始点として、垂直方向の幅（ｄＹ）分のアドレスを
１回更新すると、水平方向のアドレスを１つ更新するこ
とを繰り返す。

この場合、水平方向のアドレス更新点では、垂直方向の
アドレスは、以前のアドレス更新形態における最終アド
レスから更新を開始するようになっている。その結果、
データ書き込みアドレスは垂直方向に向って平行に、か
つ水平方向に向ってジグデグ状に進むように更新される
。

この場合、カウンタ３５は初めはアップ動作をし、後は
、垂直方向の幅（ｄＹ）分のアドレスを１回更新するた
びにアップ動作とダウン動作を切り換える。また、カウ
ンタ３４は常時アップ動作を行う。

ここで、上述したよ５なアドレス更新形態を得るための
カウンタ３４．３５の制御を説明する。

ＭＰＵは上記座標値（Ｘｏ　　、ｙｏ　）を示すデータ
をデータバス（ＤＢ）に出力する。このうちＸ座標値（
Ｘ（＋）を示すデータはカウンタ３４に、Ｙ座標値（Ｙ
ｏ）を示すデータはカウンタ３５にノ母ルス（Ｌｓ　　
）　ｅ　（Ｌ４　　）をロード・臂ルスとしてロードさ
れる。また、■可は上記論理画素（Ｓ）の水平方向の幅
（ｄＸ）及び符号（ｐｘ）、垂直方向の幅（ｄＹ）及び
符号（ｐｙ）を示すデータをデータバス（ＤＢ）上に出
力する。この場合、幅を示すデータは実際はｄＸ−１、
ｄＹ−１のデータである。以下、こｈらｄＸ−１、ｄＹ
−１をｄｘ　ｅ　ｄ７と記す。これら（ＰＸ　、　ｄｘ
）、（ＰＹ　、　ｄｙ）。

なるデータはそれぞれ、Ｉ４ルス（Ｌり−（Ｌｓ）のタ
イミングでう、チ回路３７．３６にラッチされる。ここ
で、（Ｐｘ　ｅ　ｄｘ）ｅ（ＰＹｅｄｙ）なるデータは
９ビ、ト構成であ夛、その下位８ビツト（は、ｄｘ　ａ
　ｄｙを示すデータが設定され、最上位ビットには、符
号ｐｘ　、　ｐｙを示すデータが設定される。ここで、
符号とは、論理画素（Ｓ）が七の表示位置を示す座標値
を原点とするＸ−Ｙ座標系で第１〜第４象限のどの象限
にあるかを示すものである。第５図の例では、論理画素
（Ｓ）が第１象限にあるから、（ｄＸ）。

（ｄＹ）は正である。したがって、う、チ回路３６゜３
２の符号ビットには正の符号を示すデータがセットされ
る。第１図の回路では、正の符号を示すデータとしては
＠０”、負の符号を示すデータとじては＠１”が使われ
る。

これで、カウンタ３４．３５には、論理画素（Ｓ）の表
示領域の位置を示すデータがセットされ、ラッチ回路３
６．３１には、論理画素（Ｓ）の表示領域の大きさく符
号も含む）を示すデータがセットされたことになる。

なお、う、子回路３７．３６に対する（ｐｘ　、　ｄｉ）、（ＰＹ　、　ｄｙ）なるデータの
セットや先のう、子回路１９に対する描画データのセッ
トは、ＰＤＩ図形表示中に行う必要はなく、論理画素の
ＰＤＩを受信したときに行えばよい。このようにすれば
、カウンタ３４．：１５に座標値Ｘ＠。

ｙｏがセットされると、後は自動的にデータ書き込みア
ドレスが更新され、このアドレスに従って描画データの
書き込みがなされるので、ＭＰＵは新たに送られてきた
論理ＷＪ＊のｐｏｘｃｖ解読に直ちにとりかかることが
できる。

カウンタ３５は座標値（Ｙｏ）がセットされると、上記
データ書き込みパルス（ｗｐ）の発生及びデータ書き込
みアドレス（ＡＡ）の更新の基準となる・パルス（ＷＴ
）（第４図（ｆ）参照）をカウント用クロ、りとして、
先の第５図に示すように、垂直方向の幅分のアドレスを
アップダウン動作によシ、繰シ返し更新する。

このアップダウン動作のために、／パルス（ＷＴ）は、
データデコーダ３８によって、カウンタ３５のアップ端
子（ＵＣＫ　）とダウン端子（ＤＣＫ）に振シ分けられ
る。この振り分けの制御は次のようにしてなされる。ｒ
−タデコーダ３８は、ラッチ回路３６の符号ビｙ）（Ｑ
ｓ）のｒ−タがＯ”の場合、アドレス更新の開始時にあ
ってはパルス（ＷＴ）ｔ−カウンタ３４のアップ端子（
ＵＣＫ　）に与える。これにより、カウンタ３５の出力
は第４因（ｈ）に示す如く、・パルス（ＷＴ）の立ち下
がシのタイミングで（Ｙ・　）から１ずつアップしてい
〈、なお、第４図にはｄＹ＝３の場合を代表として示す
。

パルス（ＷＴ）は、また、カウンタ３９に与えられる。

このカウンタ３９は／＃ルス（ＷＴ）をカウント用クロ
、りとする８段のアップカウンタでちる。そして、第４
図（ｂ）に示す・パルス（Ｌ４）をインバータ回路４０
．オア回路４１に通したパルスによってリセットされた
後、第４図（ｊ）に示す如く、パルス（ＷＴ）の立ち下
がりのタイミングで１ずつカウントアツプする。

一致検出回路４２はカウンタ３９０カウント出力が、う
、子回路３６の下位８ピ、トのデータに一致すると、第
４図（１）に示す一致・−ルス（Ｐ４　）を出力する。

この・パルス（Ｐ４　）と上記・パルス（ＷＴ）をアン
ド回路４３に通すことにより、第４図（ハ）に示すパル
ス（Ｐｓ）が得られる。このパルス（Ｐｓ）はＤフリ、
デフロップ回路４４によって表示クロ、り（ｃｐ）の半
クロ、り分シフトされ、・々ルス（Ｐｇ）（第４図（ｎ
）参照）が得られる。このパルス（Ｐ＠　）と・パルス
（Ｐｓ）をインバータ回路４５に通した・パルス（ＰＹ
）（第４図（０）参照）とをナンド回路４６に通すこと
によシ、第４図（ｐ）に示す・！ルス（Ｐｓ）が得られ
る。このパルスＣＰｓ）の立ち下がりのタイミングでカ
ウンタ３９がリセ、トされるから、一致・パルス（Ｐ４
　）も立ち下がる。

パルス（Ｐ＠　）はカウンタ４２に与えられる。

このカウンタ４１は／４ルス（Ｐｉ）をカウント用クロ
ックとする８段のカウンタである。そして、上記パルス
（Ｌ４）をインバータ回路４０、オア回路４８に通した
パルスによりてカウンタ４７と同じようにリセットされ
た後、／４ルス（Ｐｓ）の立ち下がりのタイミングで１
ずつカウントアツプする。

このように動作するカウンタ４７の最下位ビットのデー
タは、上記う、子回路３６の符号ビットのデータととも
に、データデ；−グ３８によりて／４ルス（ＷＴ）をカ
ウンタ３５の７．プ端子（ＵＣＫ　）とダウン端子（Ｄ
ＣＫ　）に振り分けるための制御に使われる。すなわち
、カウンタ４２の最下位ビットのデータとう、子回路３
６の符号ビットのデータはエクスクル−シブオア回路４
９に与えられる。アドレス更新の初期にあっては、カウ
ンタ４７の最下位ビットの出力は＠０１であるから、エ
クスクル−７グオア回路４９の出力は、ラッチ回路３６
の符号ビットのデータによって決定される。今の場合、
こ０符号ビ、トのデータが“０”であるから、エクスク
ル−７プオア回路４９の出力は０２である・データデコ
ーダ３８はエクスクル−シブオア回路４９の出力が＠Ｏ
ｍのとき、ノ臂ルス（ＷＴ）をカウンタ３５のアップ端
子（ＵＣＫ　）に与える。カウンタ３５が垂直方向の幅
（ｄＹ）分のアドレスを更新し、ナンド回路４６から・
ぐルス（Ｐ−）が得られると、カウンタ４７の最下位ビ
ットの出力が“０１から°ｌ′に切り換わる。これによ
り、エクスクル−７プオア回路４９の出力も０′から１
１１に切シ換わる。データデコーダ３８は、エクスクル
−ジグオア回路４９の出力が１′のときは、ノ臂ルス（
ＷＴ）をカウンタ３５のダウン端子（ＤＣＫ　）に与え
る。これにより、カウンタ３５は今度、ダウン動作を行
う。以下、ナンド回路４６からパルス（Ｐｇ）が出力さ
れるたびに、カウンタ４７の最下位ビットの出力が反転
するから、エクスクル−７グオア回＠　１９の出力が反
転し、カウンタ３５のカウント方向が切シ換えられる。

なお、カウンタ３５のカウント方向を切り換えた後のア
ドレスの更新は、切り換え前の最終アドレスからなされ
ることは、先の第５図の説明で述べた通りであるが、こ
れは次のようにしてなされる。

すなわち、−数構出回路４２から出力される一致ｐ４ル
ス（Ｐ４）はインバータ回路５Ｑで反転され、アンド回
路５１のｒ−）を閉じる。これによシ、カウンタ３５の
カウント方向の切り換え点では、カウンタ３５に対する
パルス（Ｗ″Ｔ）の供給が阻止され、カウンタ３５の出
力の変更が禁止される。これにより、カウンタ３５は垂
直方向の幅（ｄＹ）分のアドレスを１回更新する九びに
、その最終アドレスから次の更新を開始する。カウンタ
３５のアップ端子（ＵＣＫ）に対する・々ルス（ＷＴ）
の入力状態を第４図（ｑ）に、また、ダウン端子（ＤＣ
Ｋ　）に対する入力状態を第４図（ｒ）に示す。

次に、カウンタ３４の制御を説明する。

カウンタ３５が垂直方向の＠　（ｄＹ）分のアドレスを
１回更新するたびに、ナンド回路４６から出力される／
々ルス（Ｐｓ）はデータデコーダ５２によりてカウンタ
３４のアップ端子（ＵＣＫ）とダウン端子（ＤＣＫ）に
撮り分けられる。すなわち、データデコーダ５２は、ラ
ッチ回路３２にラッチされている符号ビット（Ｑｓ）が
°０１データのときは、／々ルス（Ｐｓ）をカウンタ３
４のアップ端子（ＵＣＫ）に与え、このカウンタ３４を
アップ動作させる。逆に、符号ピｙ　）　（Ｑｓ　）が
＠１１データのときは、パルス（Ｐｓ）をカウンタ３４
のダウン端子（ＤＣＫ）に与え、このカウンタ３４をダ
ウン動作させる。

今の場合、ラッチ回路３２の符号ビットが＠０”である
から、カウンタ３４は第４図０）に示すように、（Ｘｏ
　）から１ずつカウントアツプする。なお、第４図には
、ｄＸ＝３の場合を代表として示す。

ここで、論理画素処理の終了タイミングを得るため動作
を説明する。

上記カウンタ４７は、上述の如く、パルス（Ｐｌ　）の
立ち下がりのタイミングで、第４図仮）に示す如く、′
″０”から１ずつカウントア、ｆするものである。この
動作において、−数構出回路５３は、カウンタ４７のカ
ウント出力がう、チ回路３７のう、テデータの下位８ピ
、トのデータに一致すると、第４図（１）に示す如く、
一致ノ々ルス（Ｐ−）を出力する。アンド回路５４は、
この／４ルス（Ｐ９　）とアンド回路４３から出力され
る・母ルス（Ｐｇ）の論理積全取シ、・々ルス（Ｐｌｏ
）（第４図（１）参照）を得る。Ｄ７リツデフロツデ回
路５５、インバータ回路５６、ナンド回路５７は、先の
Ｄ　７　＋７　、デフロッグ回路４４、インバータ回路
４５、ナンド回路４６が、・々ルス（Ｐｓ）と表示クロ
ック（ＣＰ）とから・母ルス（Ｐｓ）の立ち下がりタイ
ミングで立ち下がる一４ルス（Ｐｇ）を得たと同じよう
にして、パルス（ＰＩＯ）と表示クロ、り（ＣＰ）を用
いて、パルス（Ｐｓｏ）の立ち下がシタイミングで立ち
下がシ、表示クロ、り（ｃｐ）の半クロ、り分の／４ル
ス幅をもつノｆルス（Ｐｓｓ）（第４図（ロ）参照）を
得る。Ｄフリップ７０．グ回路５５、インバータ回路５
６の出力パルス（Ｐ■）−（Ｐｓｏ）をそれぞれ第４図
（ｕ）　、　（、）に示す。

／４ルス（Ｐｌｍ）の立ち下がシのタイミングでＤフリ
ッグ７０ッ！回路２５．２６、カウンタ３９．４７がリ
セットされる。これによシ、パルス（ＷＴ）の発生が停
止される。その結果、データ書き込み１４ルス（ｗｐ）
の発生及びデータ書き込みアドレスの更新が停止され、
データ書き込みが終了する。

パルス（Ｐｓ）は垂直方向のアドレスが全て更新された
とき出力されるノダルスであシ、ノ４ルス（Ｐ−）は水
平方向のアドレスが全て更新されたときに出力されるパ
ルスである。したがって、この・苧ルス（Ｐｇ　　）　
−（Ｐｇ　）の論理積を取）、この論理積出力からデー
タ書き込み終了タイミングを示すパルス（Ｐｓｓ）を得
ているということは、論理画素（Ｓ）の全てのアドレス
が更新されたとき、ｒ−夕書き込み動作を終了させてい
るに他ならない・第６図は表示用データ読み出し処理と論理画素処理との
関係を示すタイミングチャートである。第６図（ｂ）　
、　（ｃ）はそれぞれカウンタ１２の出力を示し、第６
図（ｊ）はＲＡＭ　１１１〜１１４の入出力データを示
し、第６図（転）は並列／直列変換器１５１〜１５４の
出力を示す。また、（Ｍ））は論理画素処理時に、ＲＡ
Ｍ　１１７〜１１４に書き込まれる描画データである。

但し、この描画データは実際は、データ書き込み許可パ
ルスが与えられるＲＡＭ　Ｋのみ与えられ、書き込まれ
るものである。また、（Ｄ３）〜（Ｄｎ＋５　）は論理
画素処理モード以外のときに、ＲＡＭ　Ｊ　Ｊ　１〜１
１４から出力されるデータで、カウンタ３４゜３５の出
力状態によって決まシ、特定されない（第３図も同じ）
。

図示の如く、論理画素処理は各表示期間（Ｔ１）の前半
で行われ、表示用データ読み出し処理は後半で行われる
。

なお、上記論理画素（Ｓ）の始点の座標値（Ｘ６　　ａ
　Ｔｏ　　）はそれぞれ直接カウンタ３４゜３５にプリ
セットされるのではなく、加算器６０．６１を介してプ
リセットされる。加算器６０は座標値（Ｘｏ）を被加算
数、符号（ｐｘ　）を加算数として両者の加算を行５゜
この場合、符号（ｐｘ）は全ての加算入力端子に共通に
入力される。加算器６１も同様に座標値（Ｔ６）を被加
算数、符号（ｐｙ）を加算数として両者の加算を行う、
これにより、カウンタ３４゜３５に実際にプリセットさ
れる値は、符号（ｐｘ）、（ｐｙ）が負のときは、デー
タバス（ＤＢ）上の座標値から大きさを引いた座標値と
なシ、先の第１６図に示す符号（ｐｘ）。

（ｐｙ）による画素表示位置のずれに対応できる。

次に、この発明の特徴とする所望の領域以外では、論理
画素が書き込まれないようにする処理（以下、クリッピ
ング処理と称する）を説明する。

第１図に示す画像メモリ１１のメモリ空間（財）は第７
図に示すように、画像表示領域（４）（第２図参照）Ｋ
対応するメモリ空間（Ｍｓ）と画像非表示領域に対応す
るメモリ空間（Ｍｌ　）に分けられる。通常は、メモリ
空間（Ｍｌ　）に対してだけ＃１画データの書き込みが
なされる。これに対し、メモリ空間（Ｔ８）は上述の如
く、カーソルを表示するために、画像表示領域内の描画
データを移動しておく場合などのデータ書き込みに利用
される。

ここで、第１図に従ってクリッピング処理を説明すると
、Ｄ７リツデフロ、！回路６２には、ＭＰＵよシ出力さ
れるロードパルス（Ｌ６　）に従って、ｒ−タバス（Ｄ
Ｂ）上の０あるいはｌの１ビツトデータがデータ入力と
して与えられる。

そして、このＤフリップ７０．デ回路６２に０の１ビツ
トデータがセットされると、画像表示領域内に対応する
メモリ空間（Ｍｌ　）では描画データの書き込みがなさ
れ、画像非表示領域に対応するメモリ空間（Ｍｌ　）で
は描画データの書き込みを禁止するクリッピング処理が
なされるクリ、ピングモード（以下、これを第１のクリ
、ピングそ一ドと称する）が設定される。これに対し、
Ｄフリップ７０．プ回路６２に１の１ビツトデータがセ
ットされると、メモリ空間（Ｆｌ）でクリッピング処理
がなされ、メモリ空間（Ｍｌ）で描画データの書き込み
が許可されるクリ、ピングそ−ド（以下、これを第２の
クリ、ピングモードと称する）が設定される。

Ｄフリ、！７０ッデ回路６２のＱ出力は２人力アンド回
路６９に入力され、互出力は２人力アンド回路７０に入
力される。これらアンド回路６９．７１の出力はオア回
路７１の入力となりており、このオア回路７Ｚの出力は
上記アンド回路３００Å力となっている。

ここで、アンド回路６９．７０の出力がともに０のとき
は、オア回路２Ｉの出力もＯになる。

よって、アンド回路３０では、／４ルス（ＷＴ）が阻止
され、データ書き込み／４ルス（ＷＰ）の発生が停止さ
れる。これにより、データデコーダ３３がデータ書き込
み許可パルス（ＷＰＩ）〜（ＷＰ４）が発生されなくな
り、画像メモリＩＩに対する描画データの書き込みを禁
止する。

アンド回路６４０入力は上記カウンタ３５の第６段目出
力（Ｑｉ）、第７段目出力（Ｑ−）であり、オア回路６
５の入力はカウンタ３５の第３段目出力（Ｑｘ）〜第５
段目出力（Ｑｉ　）である。そして、これらアンド回路
６４．オア回路６５の出力がアンド回路６６Ｃ）入力と
なっている。したがうて、第６．第７段目出力（Ｑｇ）
−（Ｑ・）がともＫｌであシ、第３段目出力（Ｑｌ　）
〜第５段出力（Ｑｉ　）のどれか１つでも１の場合、ア
ンド回路６６の出力は１となる。つまり、カウンタ３５
のカウント出力が２進数＠１１００１０００　＝以上、
つｔ夛１０進数で２００以上の場合、アンド回路６６の
出力は１となる。

また、オア回路６３Ｃ）入力はカウンタ３４゜３５の第
９段出力（Ｑｓ）、つまり、両カウンタ３４．３５の最
上位ビット出力となりている。

そして、このオア回路６３の出力と上記アンド回路６６
の出力がノア回路６７の入力となっている。このノア回
路６７の出力は上記アンド回路７０の入力となるととも
に、インバータ回路６８を介してアンド回路６９の入力
となっている。

オア回路６３はカウンタ３４，３Ｂの最上位ビットに１
が立てば、出力が１となる。この場合、カウンタ３４．
３５の最上位ピットは、その出力が０未湾の負数または
２５６以上の数で１が立つから、オア回路６３の出力は
カウンタ３４．３５のオーバーフローまたはアンダーフ
ローを示すフラグの役目を果す。

このよう釦、アンド回路６６の出力は、カウンタ３５の
カウント出力が２００以上のとき、１となり、オア回路
６３の出力はカウンタ３４゜３５のいずれか１つまたは
両方のカウント出力がＯ未満の負の数か２５６以上の場
合、１となる。したがって、カウンタ３４．３５から出
力されるデータ書き込みアドレスがいずれもメそす空間
（Ｍｌ　）内のアドレスである場合は、ノア回路６２の
出力が１となる。これに対し、カウンタ３４，３５から
出力されるデータ書き込みアドレスがメモリ空間（Ｍｌ
　）以外のメモリ空間（メモリ空間Ｍ１あるいはメモリ
空間（ハ）以外のメモリ空間）のアドレスになると、ア
ンド回路６６、オア回路６３のどちらか一方、あるいは
両方が１となるので、ノア回路６１の出力がＯとなる。

次表は上述したように出力が変化するノア回路６２の出
力及びクリッピング処理すべきメモリ空間の情報を保持
しているＤフリップフロップ回路６２の出力によってそ
の出力の内容が規定されるアンド回路６９．７０の出力
内容を示すものでちる。

この表から、Ｄフリップ７０．デ回路６２のＱ出力が０
の場合（メモリ空間（ＭＩ　）でのデータ書き込みを許
可する第１のクリッピング処理モードの場合）、データ
書き込みアドレスがメモリ空間（Ｍｌ　）のアドレスと
なると、ノア回路６２の出力が１となるので、アンド回
路６６の出力が１となる。また、Ｄクリップフロツブ回
路６２のＱ出力が１の場合（メモリ空間（Ｍりでデータ
書き込みを許可する第２のクリッピング処理モードの場
合）、データ書き込みアドレスがメモリ空間（Ｍｌ　）
外のアドレスとなると、ノア回路６７の出力が０となる
ので、アンド回路６９の出力が１となる。これら以外の
場合は、つまり、Ｄフリ、デフｅｌｙプ回路６２のＱ出
力が０で、ノア回路６７の出力がＯの場合、Ｄフリップ
７ｏツブ回路６２のＱ出力が０で、ノア回路６１の出力
が１の場合は、アンド回路６９゜７０の出力はいずれも
Ｏである。

ここで、アンド回路６９．７０の出力のいずれか一方が
１のとき、上記オア回路７１の出力がｌとなり、アンド
回路３０がダートを開いて、データ書き込みパルス（ｗ
ｐ）を発生する。しかし、オア回路７１の出力が０の場
合、第１０クリツピング処理モードにおいて、データ書
き込みアドレスがメモリ空間（Ｍｓ）以外のアドレスで
あるとき、あるいは、第２のクリ、ピンク処理モードに
おいて、データ書き込みアドレスがメモリ空間（Ｍｌ　
）内のアドレスであるとき、アンド回路３０によりてパ
ルス（ＷＴ）が阻止され、データ書き込みパルス（ｗｐ
）が発生しないので、画像メモリ１１に対する描画デー
タの書き込みは禁止される。

以上の動作を第８図及び第９図を用いてさらに詳細に説
明する。

第８図は、始点の座標値（Ｘｏ　　、ｙ、）を（２５３
，１９８）とし、ｄＸ　＝　４　（ｄ：ｃ　＝　３）　
。

ｄＹ＝３（ｄｙ＝２）の論理画素（Ｓ）を第１のクリッ
ピング処理モードで書き込む場合を示す。

第９図（＆）は表示クロ、り（ＣＰ）を示し、同図（ｂ
）はカウンタ１０の２段目出力（Ｑｌ　）を反転させ蟻
形、りまｐインバータ回路２７の出力パルス（Ｐ！　）
を示す。データ書き込みの基本タイミングとなるノダル
ス（ＷＴ）（第９図（ｅ）参照）はこのパルス（Ｐりを
使ったものであシ、カウンタ３９のカウント出力は同図
（ｄ）に示される。このカウンタ３９のカウンタ出力と
ラッチ回路３６にラッチされている垂直方向の幅（ｄｌ
）が一致すると、アンド回路４６よシパルス（Ｐｇ）（
第９図（ｆ）参照）が発生し、カウンタ３９をリセット
し、カウンタ、４７をカウント出力デする。

このカウンタ４７のカウント出力を第９図（ｇ）Ｋ示す
、カウンタ４７のカウント値がラッチ回路３７のう、チ
データ（ｄｘ）と一致することによル、・−ルス（Ｐｓ
ｓ）が発生し、これによシ、パルス（ＷＴ）の発生が停
止し、１つの論理画素（Ｓ）の書き込みが終了する。第
９図（ｊ）はアンド回路５１の出力を示し、同図（ｋ）
はカウンタ３５のア、プ端子（ＵＣＫ）　Ｋ加わるクロ
、りを示し、同図（４はカウンタ３５のダウン端子（Ｄ
ＣＫ）に加わるクロ、りを示す。これらクロックによシ
、カウフタ３５０カウント出力は第９図（、）のように
変化する。ｔた、カウンタ３４では、／４ルス（ｐ、　
）がそのアップ端子（ＵＣＫ）にのみ与えられる。これ
により、カウンタ３４のカウント出力は第９因（ｒ）の
よ５に変化する。

カウンタ３５のカウント出力が第８図または第９図（ｓ
）ｔＤよ５に増加して行き、その値が２００になると、
第１図のアンド回路６４、オア回路６５の出力がともに
１になり、アンド回路６６０出力が１となる。その様子
を第９図−に示す。

また、カウンタ３４のカウント出力が第８図または第９
図（ｒ）　Ｏように増加してその値が２５６になると、
カウンタ３４の第９段目出力（Ｑ−）が１となシ、オア
回路６３の出力が１となる。

これを＃Ｉ９図（ｎ）に示す、そこで、第１図のノア回
路６１の出力は第９図（、）の波形となる・今、Ｄフリ
ップ７ａツブ回路６２のＱ出力は第９図（ｐ）に示すよ
うに０となっているので、データ書き込み／々ルス（ｗ
ｐ）は第９図（ｑ）に示すように、カウンタ３５のカウ
ント出力が２００、カウンタ３４のカウント出力が２５
６になっている場合に遮断される。これによシ、第８図
の斜線部分のみの書き込みが行われる。

第１０図はほぼ第１図に沿うようにして、これをプロ、
り化した回路図である。

第１０図に訃いて、予め、論理面＊ＣＢ）の大きさを示
すｒ−タｄＸ　、　ｄＹをラッチ回路（ＪＡ）１（２人
）にラッチし、第１．第２のクリ、ピンク処理モードを
設定保持するそ−ド設定回路（３人）にモード識別用の
データを与えておく、さらに、水平方向、垂直方向のｒ
−タ書き込みアドレスを発生するカウンタ（イＡ）、（
５Ａ）に論理画素（８）の始点の座標値（Ｘ・　＊Ｙｏ
）を与えておく。

次’ｌＣ％　１４ＪＬｔＸ発生回路（６Ａ　）よりｙ”
−夕書き込みの基準となるΔルス（ＷＴ）を発生する。

このノ譬ルス（ＷＴ）を用いてｄＹ方向クロック発生回
路（ＩＡ）は、垂直方向の幅（ｄＹ）分のクロ。

りを発生し、カウント方向切換回路（ｇＡ）Ｋ与える。

カウント方向切換回路（８Ａ）はｄＹ分のクロックをカ
ウンタ（５Ａ）のアップ端子（ＵＣＫ）　、ダウン端子
（ＤＣＫ）に選択的に与えることによシ、垂直方向Ｏｒ
データ書込みアドレスを更新する。また、ｄＸ方向クロ
、り発生回路（９Ａ）は垂直方向のクロ、りがｄＹ分発
生するたびに、クロ、りを発生し、これを水平方向の幅
（ｄＸ）分だけ発生する。カウント方向切換回路（１０
Ａ）は符号（ＰＸ）Ｋ従ってカウンタ（４人）のアップ
端子（ＵＣＫ）、ダウン端子（ＤＣＫ）に選択的に与え
る。

以上の構成により、データ書き込みアドレスは第５図に
示すようにジグデグ状に更新され、データセレクタ（Ｊ
ＺＡ）に与えられる。データセレクタ（ＪＪＡ）はデー
タ書き込み期間、カウンタ（４Ａ）、（５Ａ）からのア
ドレスを画像メモリ１１に与える。

特定値以上検出回路（１３ｋ）は垂直方向のデータ書き
込みアドレスが２００以上のとき、これを検出し、領域
検出回路１４に与える。オーバフロー／アンダーフロー
検出回路（ＪＪＡ）。

（Ｚ５Ａ）は、カウンタ（４Ａ）かカウンタ（５Ａ　）
’がオーバーフローした場合（２５６以上の場合）また
は０以下となりてアンダーフローした場合に、その情報
を領域検出回路（ＪＪＡ）に与える。

領域検出回路（Ｚ（Ａ）は上記特定値以上、オーバーフ
ロー、アンダー７ａ−を示ス情報によシ、データ書き込
みアドレスがメモリ空間（Ｍｌ　）内か否かを検出し、
データ書き込み／＃ルス遮断回路（ＪＪＡ）に与える。

データ書き込み・々ルス遮断回路（Ｚ５Ａ）は領域検出
回路（ＪＪＡ）の検出出力とモード設定回路（３Ａ）に
設定されているモードに従って次の動作を行う。

つまシ、描画データをメモリ空間（Ｍｌ　）に書き込む
第１のクリッピング処理モードでは、データ書き込みア
ドレスがメモリ空間（Ｍｒ）内のアドレスであるときだ
け、データ書き込みノタルス（ｗｐ）をデータ書キ込ミ
ノ一ルス（Ｍ’）をデータ書き込み許可／４ルス発生回
路（１６Ａ）に与え、メモリ空間（Ｍｌ　）外のアｙ　
Ｌ／　ｘ　テｈる場合は、パルス（ｗｐ）の発生を禁止
する。

一方、メモリ空間（Ｍ雪　）に描画データを書き込む場
合は、データ書き込みアドレスがメモリ空間（Ｍｌ　）
内のアドレスであるときだけ、／４ルス（ｗｐ）の発生
を禁止し、その他の場合は・ダルス（ｗｐ）の発生を許
可する。

これらの動作により、描画データをメモリ空間（Ｍｌ　
）に書き込む第１のフリ、ピンク処理モードでは、カウ
ンタ（４Ａ）、（５＊）が論理画素ＣＢ’）の大きさに
合せてジグデグ状にデータ書き込みアドレスを更新して
行くが、そのアドレスがメモリ空間（Ｍｓ）外のアドレ
スである場合は、／４ルス（ＷＴ）が阻止されるため、
データ書き込み許可ノ々ルス発生回路（７ｇＡ）よシデ
ータ書き込み許可・ぐルス（ＷＥＰ、　）〜（ＷＥＰ４
　）が発生されないため、画像メモリ（１２Ａ）への描
画データの書き込みは行われない。これによシ、論理画
素（Ｓ）の自動書き込みとメモリ空間（Ｍｌ　）外での
クリッピング処理が行われる。これに対し、描画ｒ−夕
をメモリ空間（Ｍｌ　）に書き込むモードでは、これと
反対の動作が行われる。

以上詳述したこの実施例によれば、ＭＰＵはクリッピン
グ処理モードをＤ７リツデツロ、デ回路６２（モード設
定回路ＪＡ）に七、トシ、論理画素（Ｓ）の大きさや符
号（ｄり　−（ｄｙ）　。

（ｐｘ）　、　（ＰＹ）をう、チ回路ｓｒ、ｓｇ（ラッ
チ回路ＺＡ　、２Ａ）にセットシ、論理画素（Ｓ）の始
点の座標値（Ｘｓ　　＊Ｙ（１）をカウンタ３４゜３５
（カウンタ４Ａ、！Ａ）Ｋセットするだけで、後は自動
的に論理画素の書き込み及びクリッピング処理がなされ
る。したがりて、ＭＰＵは論理画素（Ｓ）が画像表示領
域囚あるいは画像非表示領域に収まるか否かを全く管理
する必要がなく、このＭＰＵの負担が大幅に軽減される
とともに、データ書き込み速度を大幅に向上させること
ができる。

また、画像表示領域Ａ外に論理画素Ｓがはみ出てしまい
、アドレスの連続性から反対側の画像表示領域Ａに論理
画素Ｓの１部が書き込まれてしまうといった不都合が発
生しない（第１７図参照）。

また、単に画像表示領域回外を自動でクリッピングして
しまうだけであると、カーソルを表示するためにカーソ
ル部分をコピーしてバッファしておくためなどに画像非
表示領域にデータを書き込む必要が生じても、画像非表
示領域への書き込みが行なえなくなる。そこで、上記の
ように２つのモードを設定し、どの領域への書き込みを
許可するかを変えられるようにしたことによシ、画像非
表示領域をバッファなどとして使用することが可能とな
り、この場合に、画像表示領域回内にはみ出してしまう
という不都合も発生しない。

また、ＮＡＰＬＰＳなどの画面では、第１１図のように
、通常の描画を行う画像表示領域囚のほかに１メ、セー
ジエリアとして１０ド、ト程度の幅を持った画像表示領
域（２）を持っている場合がある。この場合、画像表示
領域囚に対応するメモリ空間Ｍ１と画像表示領域Ｈに対
応するメ七り空間Ｍ３は画像メモリ上連続しているのだ
が、どちらかの描画データがはみ出て他方の表示領域に
書き込まれることがあってはならない。このような場合
にも、この発明は有効な手段として働き、他方の表示領
域に論理画素Ｓがはみ出て書き込まれる不都合がなく、
モードを切プ換えることによシ、どちらか一方にのみ書
き込みを可能とすることができる。

なお、以上の説明では、論理画素Ｓのデータ書き込みア
ドレスの更新頴序を第５図のようなノグデグ状としたが
、第１２図のようなジグジグ状第１３図。第１４図のよ
うな一方向からのものでもほとんど構成を変えずに実現
可能であシ、又水平方向はアンダー７０−及ヒオーバー
フローのみで領域（メモリ空間）の検出を行りているが
、特定値以上検出回路Ｃ１３Ａ）のような回路を水平方
向アドレス用カウンタ側にも設けることによプ、データ
の書き込みやクリ。

ピンクを行う領域（メモリ空間）の大きさを任意に定め
ることが可能である。

〔発明の効果〕

このようにこの発明によれば、描画メモリの所定領域の
みに描画データを書き込む際、ＭＰＵの負担を軽くする
ことができるとともに、データ書き込み速度の向上を因
ることが可能な画像メモリ制御装置を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は一実施例の画像表示領域構成等を説明するための図
、第３図は一実施例の表示用データ読み出し動作を説明
するためのタイミングチャート、第４図は一実施例の論
理画素処理を説明するためのタイミングチャート、第５
図は一実施例のアドレス更新形態を説明するための図、
第６図は一実施例の論理画素処理を説明するためのタイ
ミングチャート、第７図は画像メモリのメモリ空間を説
明するための図、第８図は第１図の特徴とする動作を説
明するための図、第９図は同じくタイミングチャート、
第１Ｏ向は第１図にほぼ沿うようにしてこれをプロ、り
化した回路図、第１１図は画像メモリのメモリ空間の異
なる例を示す図、第１２図乃至第１４図はそれぞれアド
レス更新形態の異る例を示す図。第１５図は図形記述命
令によって描画されるラインの例を示す説明図、第１６
図は図形記述命令と描画される単位画素の説明図、第１
７図は論理画素が＊＊表表示域域外出る場合の説明図、
第１８図は従来の論理画素を用いて画像表示領域外から
直線を引く場合の説明図、第１９図は第１８図の処理の
問題を解決するための処理を説明するための図である。１１・・・画像メモリ、３６．３１−・・う、チ回路、
３４．３６・・・カランタ、６０．６１−・・加算器、
６２−Ｄ　７す、デフ　Ｈ、７”！路、６３．６５・、
−７１・・・オア回路、３０，６４，６６．６９゜７０
・・・アンド回路、６１・・９７７回路、６８・・・イ
ンバータ回路、３３・・・データデコーダ。出願人代理人　　弁理士　鈴　江　武　彦第５図第１３図第１２図第１４図

Claims

【特許請求の範囲】画像表示領域上の水平方向の座標及び垂直方向の座標に
対応した水平方向のアドレス及び垂直方向のアドレスに
よつて描画データがアクセスされ、メモリ空間が所定領
域に複数分割された画像メモリと、この画像メモリに上記描画データを書き込むためのデー
タ書き込みアドレスを発生するアドレス発生手段と、上記画像メモリのメモリ空間で分割された複数の領域の
どの領域に描画データを書き込むかを指示する書き込み
先指示手段と、上記アドレス発生手段から出力されるデータ書き込みア
ドレスが上記複数の領域のどの領域に存在するかを検出
する領域検出手段と、この領域検出手段で検出された領域と上記書き込み先指
示手段で指示された領域が一致するときだけ、上記画像
メモリに対する上記描画データの書き込みを許可するデ
ータ書き込み制御手段とを具備した画像メモリ制御装置
。