JPS60204171A

JPS60204171A - フイ−ルドメモリ制御回路

Info

Publication number: JPS60204171A
Application number: JP59060212A
Authority: JP
Inventors: Juichi Takashima; 高島　重一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-03-28
Filing date: 1984-03-28
Publication date: 1985-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はテレテキスト、ビデオテックスの受信端末等
に使用されるフィールドメモリ制御回路に関する。

〔発明の技術的背景とその問題点〕

近年テレテキストやビデオテックスにおいて、図形情報
の伝送として図形記述命令（以下ＰＤＩ；Ｐｉｃｔｕｒ
ｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｉｎ５ｔｒｕｃｔｉｏｎ
と称する）を使用するシステムが開発されている。ＰＤ
Ｉには、陰極線管画面上に点、直綜９円弧等の基本図形
を描画させる命令や、描画色を指定する命令があり、図
形情報は、種々のＰＤＩを組み合わせることにより表現
される。一般にＰＤＩ信号を処理するには、マイクロプ
ロセッサ（以下ＭＰＵと称する）が使用されており、Ｍ
ＰＵはＰＤＩ信号を受信すると、描画すべき図形の種類
を４Ｍ読し、その図形のだめの処理ルーチンをメモリか
ら読み出す。図形処理ルーチンでは、ＰＤＩに付随する
描画座標位置を指定するデータが基本になり、予じめプ
ログラムされているアルゴリズムによって、図形の軌跡
上に当る表示画素（フィールドメモリの特定番地）が算
出され、そこに描画色データが書き込まれる。この処理
が繰り返えされることによって、画面上には図形が描画
される。後から受信されたＰＤＩによる描画処理は、フ
ィールドメモリに上書き（即ち描画点が重なった時は後
の描画色データに代る）する方式で行なわれ、種々のＰ
ＤＩに基づくデータ処理後、図形情報が生成されること
になる。以上のような処理によって図形を描画するＰＤ
Ｉ受信端末には、表示画素単位で描画色データを書き込
めるフィールドメモリ制御回路が必要である。

上述したＰＤＩ受信端末においては、描画される図形の
線の太さは物理的な１画素の太さに固定されている。従
って太い腺で図形を描画させる場合は、何度も表示位置
を少しづつずらして指定する同様なＰＤＩを伝送する必
要があり、データの伝送効率を低下させることになる。

このような問題を解決するために、ＰＤＩＯ中に論理画
素指定を行なう命令方法がある。この論理画素命令は、
算出した座標値に１゛＜べき画素の大きさを指定するも
ので、第１図に示すように、太い線での図形描画も１つ
のＰＤＩで可能となる。

第１図（、）は、１画素指定による斜めラインを描画さ
せた例であり、同図（ｂ）は、９画素指定の胴めライン
を描画させた例である。論理画素指定の命令信号は、論
理画素（線の太さ）を変えて描画させる直前表伝送され
てくるもので、次の異なった論理画素指定の命令信号が
来るまでは、図形はその論理画素指定に基づいて描画さ
れる。

論理画素指定の命令は、そのオ被ランドとして書くべき
画素ブロックの水平方向の幅（ａＸ）。

垂直方向の幅（ａｙ）を有する。ｄＸ、ｄＹは、物理的
単位画素の整数倍の値であり、正、負の値をとることが
可能であり、符号は座標軸に対する画素の波長方向を指
示する形で取りきめられている。即ち、第２図に例を示
すと、画素ブロック（＆）に対しては、ｄＸ≧０．ｄＹ
≧Ｏ１画素ブロック（ｂ）に対しては、ｄＸ〈Ｏ，ｄＹ
≧０２画緊ブロック（ｃ）に対しては、ｄＸ（０，ｄＹ
（０，画素ブロック（ｄ）に対しては、ｄＸ≧０．ｄＹ
（０という符号となる。

上記の論理画素処理機能は、データを伝送する側からみ
れば、論理画素線の大小にかかわらず、伝送時間をほと
んどかえることなく図形データを伝送できる。これに対
し、データ受信側にあっては、論理画素による描画線が
太くなればなる程、ＭＰＵがフィールドメモリへデータ
を書き込む処理が増加するだめ、１つのＰＤＩ処理に要
する時間が増加するという問題がある。この結果、デー
タの伝送レートに対して、ＰＤ■処理に費やす時間が不
足する場合が生じ、未処理のデータを蓄積しておくだめ
の大きな容量のデータバッファ回路を用意するか、デー
タ伝送レートを低下させなければならないという問題が
ある。

〔発明の目的〕

この発明は上記の事情に鑑みてなされたもので、ＭＰＵ
は、論理画素による描画するラインの大小にかかわらず
、全く同一の処理を行なえば良く、つまり、算出描画座
標へ描画データを１回だけ書き込む処理を行ない、すぐ
に次の描画座標算出へ移行すれば良く、描画座標が算出
されれば自動的に描画ラインの太さに対応しだアドレス
に描画データを書き込むことのできるフィールドメモリ
制御装置を提供することを目的とする。

〔発明の概要〕

この発明では、ＰＤＩ信号に基づいて、描画用データを
フィールドメモリに書き込む場合、例えば、第３図、第
１０図に示すように、フィールドメモリの書き込みアド
レスデータを発生するプリセッタブルアップダウンカウ
ンタ３ｏ。

３２又は２０３，２０２の内容が書き込みタイミングパ
ルスに応答して自動的にデータ更新されるようにしたも
のである。このデータ更新を行なうだめの参照データは
、１画素の集合によって構成される画素ブロックの大き
さく描画線の太さ）をあられすデータであシ、そのＸ、
Ｙ軸方向の大きさ成分がラッチ回路２０．２１又は２０
８．２０５にラッチされるものである。

そして、プリセッタブルアップダウンカウンタ３０．３
２又は２０３．２０２へのクロック入力及びカウント方
向の制御と、前記ラッチ回路２０．２１又は２０８，２
０５の内容と前記プリセッタブルアップダウンカウンタ
３０．３２又は２０３，２０２へのクロック入力とを関
連づけて監視することによシ、指定された太さのたとえ
ば描画ライン用のデータ書き込みを行々うものである。

これによって、マイクロプロセッサは、初期データのみ
を、本システムに与えれば、自動的な描画データ書き込
みが行なわれるものである。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

第３図はこの発明の一実施例である。ここでは、画面対
応の画素数を水平方向２５８ドツト。

垂直方向２００ドツト、又は１画素当シの描画色データ
を４ビツト（即ち２４色選択可能なビット数）として説
明する。又、マイクロプロセッサ（ＭＰＵ　）の基本ビ
ット数は、１６ビツトのものを使用する。

第３図において、１００，１０１，１０２゜１０３は、
フィールドメモリでアリ、各々は４Ｘ１６にビットの容
量を持つ。各メモリ１００〜１０３のデータ入出力端子
は、それぞれスリーステートダート回路１２０，１２１
．１２２゜１２３を介したのちラッチ回路１２４に接続
されている。さらに各メモＩＪ　Ｊ　００〜１０３の各
４ビツト入出力端子り、−Ｄ３は、データの並列直列変
換を行なう並列直列変換回路１１ｏ。

１１１．１１２．１１３の各対応端子に接続されている
。フィールドメモリ１００〜１０３のアドレスデータ入
力端子には、データセレクタ１２６の出力端子が共通に
接続されている。データセレクタ１２６は、システムが
読み出しモードのときは、カウンタ１０．１１の出力ア
ドレスデータを選択し、書き込みモードのときは、プリ
セッタブルアップダウンカウンタ３０゜３２からの出力
アドレスデータを選択してフィールドメモリ１００〜１
０３に与える。また、フィールドメモリ１００〜１０３
の書き込み許可端子ＷＥには、それぞれ、デコーダ１２
５の出力昂１子Ｗ　Ｏ、Ｗ　１　、　Ｗ　２　、　Ｗ　
３が接続されている。

フィールドメモリ１００〜１０３に対する読み出し１ｆ
ｉｌＪ御系回路について説明する。

カウンタ１０は、８段のアッゾカウンタであり、クロ、
り入力端子には、表示クロックｃｐが与えられ、＠４図
に示す図形情報領域４ＡのＸ軸方向に対応するアドレス
を発生する。このカウンタ１０は、毎水平走査期間に、
表示開始タイミングより４ビツト分前に、ノやルスＸＳ
Ｔにより、リセットされる。カウンタＩノは、表示アド
レス発生用の８段のバイナリカウンタであるが、このカ
ウンタ１１は、第４図に示す図形情報領域４ＡのＹ軸方
向に対応するアドレスを発生する。このカウンタ１１は
、水平同期・ぐルスＨＤをクロックとし、表示開始ライ
ンの始めのパルスＹＳＴによりカウント値１９９がプリ
セットされ、以後水平ライン侮にダウンカウントする。

即ち、カウンタ１１のカウント値は図形（］１′報領域
４Ａの最下位のラインでｒＯＪとなるようにシリセット
される。カウンタ１０，１１の出力のうち、カウンタ１
０の下位２段の出力ＱＯ、Ｑ２を除く全ての出力は、デ
ータセレクタ１２６に入力される。カウンタ１０の出力
Ｑｏは、ナンド回路１２の一方の入力端子と、Ｄタイプ
フリソノフロラノ回路１４のデータ入力端子に与えられ
、出力Ｑｌは、ナンド回路１２の他方の入力端子と、イ
ンバータ４２に与えられる。従って、ナンド回路１２の
出力ＬＤＰは、表示クロックＣＰの４クロツク毎に出力
されることになり、この出力は、並列直列変換回路１１
０〜１１３のロードパルスとして利用される。並列直列
変換回路１１０〜１１３のクロックとしては、表示クロ
ックＣＰが用いられる。

従って、フィールドメモリ１００〜１０３から読み出さ
れる１６ビツトの並列データは、並列直列変換回路１１
０〜１１３において、４ビツトを１単位とする直列デー
タに変換される。そして、表示クロックの４クロツク毎
に次の１６ビツトの並列データが直列変換される。

次にフィールドメモリ１００〜１０３の書き込み制御系
について説明する。

〒１：き込みデータは、マイクロプロセッサに接続され
たデータバス（ＤＢＵＳ　）を介して、ラッチ回路１２
４にラッチされる。このラッチ回路１２４のラッチパル
スＬ１は、この回路に割付けられたノートアドレスとラ
イ）　ｚｊパルス論理積をとったものである。ラッチ回
路１２４の出力は、スリーステートゲート回路１２０〜
１２３を介してフィールドメモリ１００〜１０３に入力
される。データバスＤＢＵＳには、ラッチ回路２０．２
１も接続される。この回路は、マイクロノロセ、すが論
理画素指定の信号を受信し解読したときに、その値を設
定するレジスタであり、ラッチ回路２０には、ｄＸ、ラ
ッチ回路２１にはｄＹのデータがラッチされる。ラッチ
回路２０．２１はともに９ビツト構成であシ、その下位
８ビツトに大きさｄＸ又はｄＹが存在し、最上位ビット
にはその符号が設定される。（正のときは符号Ｏ１負の
ときは符号１とする。）犬きさｄｘ　ｒ　ｄ）’は、０
のとき物理的画素、１のとき物理的画素子の２倍、ｎの
とき物理的画素の（ｎ＋１）倍として設定される。

ラッチ回路２０の出力ｄｘは、一致検出回路６４の一方
の入力端子に与えられ、符号は、データデコーダ６５及
び加算器３１に入力される。

一方う、子回路２１の出力ｃｔｙは、一致検出回路５３
の一方の入力端子に与えられ、その符号は、加算器３２
に入力されるとともにイクスクルーシブオア回路５７を
介してデータデコーダ５６に入力される。ラッチ回路２
０．２１に対するラッチパルスＬ２．Ｌ３も、先のラッ
チパルスＬノと同様にマイクロプロセッサによって発生
される。

次に、３０．３２は、８段のプリセット可能なアップダ
ウンカウンタであシ、マイクロプロセッサからのロード
パルスＬ４によっテ、マイクロプロセッサから出力され
ている描画座標値がプリセットデータとして設定される
。アップダウンカウンタ３０は、Ｘ軸方向のアドレスデ
−タ発生用、アップダウンカウンタ３２は、Ｙ軸方向の
アドレスデータ発生用である。但し、アップダウンカウ
ンタＪ　Ｏ、Ｊ　２に対するプリセット入力は、データ
バスＤＢＵＳから直接入力されるのではなく、被加算入
力をデータバス信号とする加算器、？　１　、３　Ｊを
介して入力される。

加算器３１に対する加算数としては、前述の大きさｄｘ
の符号ピットが全ての加算入力共通に使用され、加算器
３３に対する加算数としては、同様に大きさｄｙの符号
ビットが使用される。これによって、アップダウンカウ
ンタ３０，３２に実際にノリセットされる値は、ｄｘ又
はｄｙが負のときにはデータバスＤＢＵＳ上の座標値か
ら大きさをマイナス１７だ座標値となり、第２図に示し
た論理画素符号による画素表示位置のずれに対応できる
。

アップダウンカウンタ３０．３２の出力は、書き込みモ
ードのとき、描画データをフィールドメモＩＪ　１００
〜１０３に書き込むだめのアドレス指定データとして用
いられ、セレクタ１２６によって選択される。但し、Ｘ
軸方向アドレス用のアップダウンカウンタ３０の下位２
ビツトは、データデコーダ１２５のデコード信号入力端
子に入力される。

次に、アップダウンカウンタ３０，３２のアドレスデー
タを、大きさｄｘ　、　ｄｙに応じて自動的に増加又は
減少するように制御し、描画腺の太さに応じた描画デー
タ書き込みを行える制御系について説明する。

前記したアップダウンカウンタＪ　Ｏ、、Ｖ　２に対す
るロードパルスＬ４は、Ｄタイゾフリ、プフロップ回路
４０のクロック端子及びインバータ４４に入力される。

フリップフロップ回路４０は、データ入力端子が常に°
”１″に固定されており、その出力Ｑは次段のＤタイプ
フリップフロラフ回路４ノのデータ入力端子に加えられ
る。このフリップフロップ回路４１のクロックとしては
、前記カウンタ１０の２段目の出力Ｑｌをインバータ４
２で反転したものが用いられている。フリップフロップ
回路４１の出力Ｑと、インバータ４２の出力とは、アン
ド回路４３に入力される。そして、このアンド回路４３
（Ｄ出力”ルスＷＴが、フィールドメモリへの描画色デ
ータの書き込みタイミングパルスとなる。このパルスＷ
Ｔによって、アンド回路１５から、データ書き込みパル
スＷＰが得られ、デコーダ１２５のデータ変換動作を開
始させる。

−ｒ−ｚ−ｐｒ１２ｓは、Ｘ軸方向のアドレスが４ビツ
ト分変る毎にフィールドメモリ１００〜１０３を順次チ
ップ選択して書き込み許可信号を与える。

前記書き込みタイミング・ぐルスＷＴは、アップカウン
タ５１のクロック端子、アンド回路５８．５５の各一方
の端子にも入力される。

アップカウンタ５１は、クロックの立ち下がりでカウン
トアップ０する８段カウンタであシ、その出力は、前記
一致検出回路５３の他方の入力端子に与えられる。また
、アップカウンタ５１のリセット端子には、ロードパル
スＬ４をインバー））ｒｌｌｆガし１舟よの端；壷マＨ
畝ζ９を介して与えられる他、アンド回路６ノの出力パ
ルスも与えられる。従って、ロードパルスＬ４が与えら
れたときは、アップカウンタ５１は、０にリセットされ
る。

一致検出回路５３は、ラッチ回路２ノに設定された設定
値つまり大きさｄｙと、アップカウンタ５１の出力が一
致したときに、その出力にレベル「１」の信号を出力す
る回路である。この一致検出回路５３の出力は、アンド
回路５８の一方の入力端子に加えられるとともに、イン
バータ５４を介してアンド回路５５の一方の入力端子に
加えられる。アンド回路５５の出力は、デコーダ５６の
ダート信号として用いられる。

デコーダ５６は、イクスクルーシブオア回路５７を介し
て入力した信号を、ダート信号が入力したときにデコー
ドし、０出カ端子又は１出力端子にダート信号を出力す
る。即ち、このデコーダ５６は、イクスクルーシブオア
回路５７の出力が０レベルにあるとき、０出カ端子にダ
ートＭ、＠瞭５１Ｌｔｋ　１１１／ｘ”　ｎ−＋ｙ　＜
　ｚ　Ｌ　４　１山力端子にｆ−）信号を発生する。こ
の０出力端子及び１出力端子は、前記アップダウンカウ
ンタ３２のアラジクロツク端子及びダウンクロック端子
にそれぞれ接続されている。

これによって、書き込みタイミングパルス発生後に、書
き込み先のＹ軸座標値は、＋１又は−１されることにな
る。但し、一致パルスが得られているときは、タイミン
グパルスＷＴが発生しても、これは、インバータ５４と
アンド回路５５によって阻止されているため、十又は−
１のカウントは行なわれない。

次にアンド回路５８側について説明する。このアンド回
路５８の出力は、インバータ５９を介してアンド回路６
１の一方に入力されるとともに、アンド回路６６の一方
の入力端子及びＤタイプフリソゾフロッゾ回路６０のデ
ータ入力端子に入力される。これらのインバータ５９゜
アンド回路６ノ、フリッゾフロッゾ回路６０は、店き込
みタイミングノやルスＷＴの立チ下がりの後、１クロッ
ク分の幅のノ４ルスＸＲを発生させる回路である。

アンド回路６１の出力パルスＸＲは、アップカウンタ６
２のクロック入力端子に加えられるとともに、オア回路
５２及び、デコーダ６５のダート信号入力端子に加えら
れる。前記アップカウンタ６２は、クロックの立ち下が
りでカウントアツプする８段カウンタであり、そのカウ
ント出力は、前記一致検出回路６２の他方の入力端子に
与えられる。また、前記アップカウンタ６２のリセット
端子には、オア回路６３を介してロードパルスＬ４の反
転したものが与えられるとともに、アンド回路６９の出
力が与えられる。これによって、アップカウンタ６２は
、ロートノぐルスＬ４によりリセットされ、アンド回路
６１の出カッ９ルスＸＲが発生する毎に１づつカウント
アツプする。デコーダ６５は、ダート入力信号であるパ
ルスＸＲをデコード信号（端子Ａ）のレベルに応じて、
Ｏ端子か１端子かに振り分ける働きをする。０端子の出
力は、書き込みアドレスのＸ座標をその出力に導出する
アップダウンカウンタ３０のア、ｆクロック端子に入力
され、１端子の出力はアップダウンカウンタ３０のダウ
ンクロック端子に入力される。従って、デコーダ６５は
、ラッチ回路２０に設定されている論理画素データの大
きさｄＸの符号が正のときは、アップダウンカウンタ３
０をＡルスＸＲが発生する毎に１づつカウントアツプさ
せ、ｄＸの符号が負のときはパルスＸ　Ｒが発生する毎
に１づつダウンカウントさせる。一方一致検出回路６４
は、アップカウンタ６２の内容と、ラッチ回路２０の内
容とが一致したときに一致パルスを出力し、アンド回路
６６の一方の入力端子に与える。この一致パルスは、先
のアンド回路５８の出力との論理積がとられるもので、
アンド回路６６からの出力は、インバータ６７、Ｄタイ
プフリップフロッゾ回路６８．アンド回路６９によって
、１クロック分の幅の・そルスＹＲに整形される。つま
りノクルスＲＹは、一致検出回路５３．６４の両方が−
Ｗ　ノ４ルス′ｆｔ；４か）−負に、アンド回路６９の
出力に発生ずるノ母ルスの立ち下がりを立ち上がりとす
る１クロック分のノクルスである。このパルスＲＹは、
Ｄタイプフリアゾフロ２１回路４０゜４１のリセット端
子に与えられるとともに、オア回路６３を介してカウン
タ６２のリセット端子に加えられる。

この発明の一実施例は上記の如く構１戊されるもので、
次に具体的動作を更に説明する。

まず、フィールドメモリの散Ｃみ出し動作について説明
する。読み出しモードにおいては、フィールドメモリ１
００〜１０３アドレス指定は、データセレクタ１２６の
セレクト端子ＳのレベルがＯであるため、カウンタ１０
，１１側からのアドレスデータが利用される。また、デ
コーダ１２５には書き込み許可パルスＷＯ−Ｗ３は発生
していないので、スリーステートｆ−）回路１２０〜１
２３はハイインピーダンス状態である。そして、アドレ
ス指定データとしては、Ｘ軸方向カウンタ１０の３段目
出力以上の信号及びＹ軸方向カウンタ１１の出力が使用
されているので、表示クロックＣＰの４クロツク毎にア
ドレス値が変化することになる。

第５図は、フィールドメモリ１００〜１０３０ＷＩＺみ
出し動作時の各部信号波形図である。第５図（、）は表
示クロックＣＰ１同１ｄ　（ｂ）は表示開始タイミング
をとるだめの／？ルスＸＴＳ　、同図（Ｃ）。

（ｄ）　、　（ｅ）は、カウンタ１０の出力Ｑｏ＋Ｑｔ
ｍＱ２である。さらに、同図（ｆ）は、読み出しアドレ
スデータＭＡの変化を示し、同図（ｇ）はロードパルス
ＬＤＰである。また同図（ｈ）　、　（ｉ）　、　（ｊ
）　、　（ｋ）は、フィールドメモリ１００〜１０３か
らの出力データであり、同図＜１＞は、その直列変換デ
ータである。つまシ、読み出しモードにおいては、４画
素分のデータが同時に４クロック期間得られ、この期間
に、並列直列変換回路１１０〜１１３によって、各４画
素分のデータは、クロックとロードパルスによって、１
画素分のデータを直列にした描画データＧｎに変換され
る。データ列は、第３図、第４図かられかるように、メ
モリｉｏｏからのデータはＧｎのｎが４　ｎ　（ｎ＝０
〜６３　）に相当し、メモリ１０１のデータは４ｎ＋１
．メモリ１０２からのｒ−夕は４ｎ＋３に該当する。

言い換えれば、図形情報表示領域のＸ座標が４　ｋ　（
ｋ＝ｏ〜６３）に表示される描画色データは、メモリ１
００のアドレスＡｏ〜Ａ５がｋの番地に書き込まれてい
るデータであり、同様にＸ＝４　ｋ＋１に表示される描
画色データは、メモリ１　ｏ　１、Ｘ＝４　ｋ＋２に表
示される描画色データはメモリ１０２、Ｘ＝４に−）−
３に表示される描画色データはメモリ１０３に記憶され
ていたことになる。

次に、描画データの書き込み動作について説明する。

まず、表示座標Ｘｏ、Ｙｏに描画色データｃｏを論理画
素データＰｘ−ｄｘ＋Ｐｙ−ｄｙ　（Ｐｘ、Ｐｙ：符号
）　（ｄｘ＋ｄ）’；大きさ）で描画する時のマイクロ
プロセッサの処理動作について説明する。

マイクロゾロセッサは、最初に描画色データｃｏをラッ
チ回路１２４に出力＋％−ト命令等で設定する。次に論
理画素データＲｘ−ｄｘ、Ｐｙ−ｄ）’をラッチ回路２
０．２１に出力ポート命令等で設定する。これらの設定
は、１つのＰＤＩ図形描画中に行なう必要はなく、描画
色指定ＰＤＩや論理画素指定データを受信した時のみに
行なえば良い。次に描画光表示座標Ｘｏ　、Ｙｏをアッ
プダウンカウンタ３０．３２にロードすべく出力ポート
命令を実行する。本装置では、この命令を機会に、ラッ
チ回路１２４に設定されている描画色データｃｏを自動
的に表示座標Ｘ０　、Ｙ。

を起点として論理画素データ分の物理的画素（メモリ）
に書゛き込むので、マイクロゾロセッサとしては、次の
描画座標算出に直ちに移行して良い。

次に、論理画素データＰｘ−ｄｘ＋Ｐｙ−ｄｙ　Ｎ描画
色データＣＯ％描画先表示座標Ｘｏ　、Ｙｏに基づいて
、本装置が動作することの説明を行なう。

第６図は本装置の書き込みモード時のタイミンクチャー
トである。本装置では、フィールドメモリへのデータ転
送効率を上げるために、フィールドメモリのデータ読み
出し中においてもデータ書き込み可能な構成としている
。すなわち、データ読み出し中は、４クロック期間中に
１度だけ、並列直列変換回路１１０〜ノ１３に対するロ
ードパルスＬＤＰを印加して読み出しデータをロードで
きるタイミングを作れば良いのであるから、残シの３ク
ロック分の期間はデータ書き込み時間に割シ当てること
ができる。実際には、ハードウェアの簡単化のだめに、
Ｘ軸方向の表示用カウンタ１ｏの２段目の出方が°′Ｏ
＃レベルの時をデータ書き込み許可期間に割り当ててい
る。

第６図（、）は表示クロックｃｐ、同図（ｂ）　、　（
ｃ）はカウンタ１０の出力Ｑ１の反転信号と出力Ｑ２で
ある。そして、同図（ｄ）は、ナンド回路１２がら得ら
れるロートノぐルスＬＤＰである。マタ、同図（、）は
、マイクロプロセッサ側かうのロードパルスＬ４である
。第６図（ｉ）に示すアドレスデータＭ　Ａ　ハ、書き
込みタイミングノ４’ルスＷＴ（第６図（ｇ））が発生
したとき、データセレクタ１２６によシ、アップダウン
カウンタ３０．３２が用いられるが、そのタイミングは
、データ書き込み許可期間になるように、Ｄタイシフリ
ップフロップ回路４０．４１及びアンド回路４３によっ
て設定されている。ロードパルスＬ４は、表示タイミン
グとは無関係に動作しているマイクロプロセッサから発
生しているが、ロートノやルスの立ち上がりでＤタイプ
フリッグフロツノ回路４０のＱ出力ＷＲ（第６図（ｆ）
）はノ・イレペルになる。そしてＤタイグフリッグ７０
ノゾ回路４１のクロックがカウンタ１００２段目の出力
Ｑ１の反転信号であることから、結局フリツゾフロッグ
回路４１のＱ出力は、７リツプフロツノ回路４０のＱ出
力ＷＲが７１イレペル°゛１＃となった後で最初に来る
データ書き込み期間の立ち上が９でハイレベル“１”に
立ち上がるＯそして、書き込みタイミングパルスＷ　Ｔ
は、アンド回路４３でみられるように、フリッゾフロッ
プ回路４１のＱ出力と、カウンタ１０の出力Ｑ１　との
論理積によって得られるので、データ読み出し中でも正
確にその空き時間に発生する。

第６図（ｈ）は、アンド回路１５から出力される書き込
みパルスＷＰである。また、第６図（ｊ）　、　（ｋ）
　。

＜ｔ＞　、　６１１）は、メモリ１００〜１０３の各入
出力データであシ、書き込み・９ルスＷＰのノ・イレベ
ル期間のデータは、ラッチ回路１２４にラッチされてい
た描画色データである。さらに第６図（ｎ）は、表示用
の読み出しデータである。

上記の説明は、表示モードにあっても、その空き時間を
利用してデータ書き込みタイミングを得る動作の説明で
あるが、次に、具体的に、書き込みアドレスデータを更
新する動作について説明する。

第７図は、座標Ｘｏ　、Ｙｏに論理に、論理画素データ
ｄＸ＝＋３　、ｄＹ＝＋３　（ラッチ回路２０゜２１に
それぞれ符号ビットＯ９大きさ２が設定されている状態
）に基づき、描画色データを自動的に書き込む場合の動
作信号波形を示している。

マイクロプロセッサが書き込み先座標ＸＯ＋Ｙ０のデー
タを、アップダウンカウンタ３０゜３２に対してボート
出力する命令を実行するとロードパルスＬ４が発生する
。これにより、データバスＤＢＵＳ上の座標データＸｏ
は、加算器３ノを通ってアップダウンカウンタ３０にプ
リセットされる。この場合、大きさのデータｄｘは正で
あるので、座標データＸ、がそのままプリセットされる
。また同様に座標Ｙｏも、加算器３３を通ってアップダ
ウンカウンタ３２にプリセットされる。一方、ロードパ
ルスＬ４によって、フリップフロッゾ回路４１の出力は
、ロードパルスＬ４が立ち上がってから最初に来たデー
タ書き込み期間にハイレベルとなる。これによって、１
つの目の書き込みタイミング・マルスＷＴが発生する。

このノｅルスＷＴによって、アト回路１５から書き込み
パルスＷＰが発生し、データ書き込みが実行されるが、
このときの書き込み先アドレスは、アップダウンカウン
タ３０のカウント値Ｘｏと、アップダウンカウンタ３２
のカウント値Ｙｏである。

タイミングノぐルスＷＴが立ち下がると、カウンタ５ノ
が１つだけカウントアツプし、また、アップダウンカウ
ンタ３２には、デコーダ５６からアップクロックが入力
し、そのカウント値は、Ｙｏ＋１となる。デコーダ５６
は、大きさｄｙの符号が正、カラ／り６２の最下位ビッ
ト力″ｔ　ＯＨであることから、０出力端子からアップ
クロックを出力する。次に、２つ目の書き込みタイミン
グパルスＷＴが発生すると、１つ目の・卆ルスのときと
同様な動作が得られ、座標データ（Ｘｏ＋Ｙｏ＋１　）
による位置に描画色データが書き込まれ、カウンタ５１
のカウント値が２となる。このときは、ランチ回路２ノ
の内容と一致するので、一致検出回路５３の出力はハイ
レベル１１１　Ｈに変化する。（第７図（ｈ））この状
態にオイて、３つ目の書き込みタイミングパルスＷＴが
発生すると、（Ｘｏ、Ｙｏ＋２）の座標に描画色データ
が書き適寸れるが、この後は先の動作と違い、パルスＸ
Ｒ（第７図（１））がアンドタ５１はリセットされると
ともに、カウンタ６２がカウントアツプし、０から１に
なる。一致検出回路５３の出力は、カウンタ５１がリセ
ットされた時点でロウレベル″０″となる。この結果、
アップダウンカウンタ３０．３２が指定する次の書き込
み先座標データは（Ｘｏ＋１゜ＹＯ＋２　）となる。４
つ目の書き込みタイミングｔ４　ルスＷＴが到来すると
、（Ｘｏ＋１　、Ｙｏ＋２）による座標に描画色データ
が書き込壕れる。この状態において、１つの目の書き込
みタイミングノにルスＷＴがあったときと変っているの
は、カウンタ６２の最下位ビットＱｏが′°０′から°
”ｌ”に変化していることで、これは、７ｊ：７−ダ５
６にイクスクルーシブオア回路５７を介して影響を与え
ることになシ、そのデコード入力Ａには、ｄｙの符号を
反転して与えることになる。

この結果、この場合は、カウンタ３２に与えられるクロ
ックは、ダウンカウントクロックとなる。従って、アッ
プダウンカウンタ３２はダウンカウントされ、そのカウ
ント値はＹｏ＋１になる。即ち、次の書き込み先座標は
、（Ｘｏ＋１゜Ｙ　Ｏ＋　１　）となる。（＠７図（ｑ
）、第７図（ｒ）参照）５つ目の書き込みタイミングパ
ルスＷＴが発生すると、４つ目のときと同様に、（ＸＯ
＋１゜Ｙ　ｏ　＋　１　）で決まる座標に描画色データ
がマ１き込まれ、カウンタ５ノのカウント値は２になシ
、まだカウンタ３２のカウント値はＹｏとなる。

カウンタ５ノが２になると、再び一致検出回路５３の出
力がハイレベルとなる。従って、店き込みタイミングパ
ルスＷＴが発生したときは、先の場合と同様にカウンタ
６２のカウント値はアップカウントされる。これによっ
て、］占き込み先アドレスは、（Ｘ　６　＋　２　＋　
Ｙ　ｏ　）になる。そして、カウンタ６２のカウント値
が２になると、一致検出回路６４からハイレベル°′１
″の出力が得られる。このときパルスＹＲ（第７図（ｔ
））が発生するので、カウンタ６２はリセットされる。

そして、再びアップダウンカウンタ３２のクロック入力
としては、書き込みタイミングパルスＷＴが発生する毎
にアップクロックが入力されるようになる。よって、次
の書き込みタイミングパルスＷＴからは、順に（Ｘ６　
＋　２　＊　Ｙｏ　）　＋（Ｘ　ｏ　＋　２　、　Ｙ　
ｏ　＋　１　）　、（Ｘ　ｏ　＋２　、Ｙ　ｏ　＋　２
　）の各座標に描画色データが書き込まれる。

さて、（Ｘｏ＋２．Ｙｏ＋２）の座標に描画色データを
書き込むだめのＡルスＷＴが立ち下がると、今までとは
異なる動作が得られる。このときには、カウンタ５１の
カウント値は２であるため、一致検出回路５３の出力は
ハイレベル°′１”になっている。更に、一致検出回路
６４の出力もすでにハイレベル°′１″になっているの
で、アンド回路６６の出力には、省き込みタイミングパ
ルスＷＴと同じタイミングのパルス出力となる。このだ
め、アンド回路６９がらは、その出力パルスの立ち下が
９を起点とする１クロック分の幅のパルスＹＲが発生さ
れる。このパルスＹＲは、Ｄタイプフリッグ回路４０゜
４１のリセット端子にも入力しているので、このフリノ
ゾフロッゾ回路４０．４１のＱ出力は０となり、また、
カウンタ６２もリセットされる。これによシ、以後は次
のロードパルスＬ４が与えられるまでは、書き込みタイ
ミングパルスＷＴは発生せず、データ書き込み処理が終
了する。

上記したデータの書き込みは、第８図に示すように、座
標ｘｏ　、ｙｏを起点にして、破線矢印で示すように、
各１画素分に対応したアドレスに順次同一データが書き
込まれる。このアドレス更新は、自動的にハードウェア
で行なわれ、データ処理が高速化し、マイクロゾロセッ
サの時間的余裕も得られる。また、論理画素のデータが
負の場合は、その書き込み起点座標は加算器３１．３３
により、自動的に−１される論理画素の符号の方向に沿
ってデータの書き込みが行なわれる。第９図はｄＸ−−
３，ｄＹ−−３のときに、座標ｘｏ、ｙｏを起点にして
書き込１れるときのアドレス遷移状況を示している。こ
のときは、（Ｘｏ　１．Ｙ（１１）が書き込み起点座標
に補正されている。以上の実施例では、Ｙ軸方向の変化
を先に行ったがＸ軸方向の変化を先に行なっても良い。

第１０図はこの発明の他の実施例を示すもので、基本的
な重要部分を示している。フィールドメモリ２００に対
しては、データセレクタ２０１からアドレス指定データ
が与えられる。

データセレクタ２０１は、垂直方向と水平方向のアドレ
スデータを発生する第１．第２のグリセツタプルアップ
ダウンカウンタ；２０２，２０３の出力を、書き込みタ
イミング・母ルスＷＴが入力したときに選択し、フィー
ルドメモリに与える。１（き込みタイミングノやルス発
生手段２０４は、ロード・２ルスＬ４が入力すると、前
記訂き込みタイミングパルスを発生する。

グリセツタプルアップダウンカウンタ２０２゜２０３に
は、データバスＤＢＵＳを介して起点座標データが与え
られる。まだデータバスＤＢＵＳを通じてｍｌ＋第２の
ラッチ回路２０５，２０８に対しては、論理画素の垂直
方向、水平方向の大きさを示すデータがセットされる。

書き込みタイミングパルスＷＴが発生すると、グリセツ
タプルアップダウンカウンタ２０２，２θ３の出力が、
フィールドメモリ２００に与えられるが、続いて、グリ
セツタプルアップダウンカウンタ２０２と、第１のカウ
ンタ２０７に対しては、クロック発生手段２１）からの
クロックが与えられる。これによって、Ｙ軸方向のアド
レスデータが更新されることになる。このように、書き
込みタイミングパルスルスＷＴが入力する毎に、アドレ
ス更新が行なわれ、第１のカウンタ２０７の内容と、第
１のラッチ回路２０５の内容とが一致すると、第１の一
致検出回路２０６から一致ハルスＪＯＡが得られる。こ
の一致パルス１０Ａと書き込みタイミングパルスＷＴと
が同時に存在すると、両人力検出手段２１２がこのこと
を検出し、方向切りかえパルスＪＯＢを発生する。この
パルス１０Ｂによって、今度ハ、グリセツタプルアップ
ダウンカウンタ２０３のクロック入力端にクロックが与
えられるとともに、第２のカウンタ２１０にもクロック
が与えられ、第１のカウンタ２０７はリセットされる。

さらに、パルスＪＯＢを方向切換手段２１３が検出し、
前記グリセツタプルアップダウンカウンタ２０２のカウ
ント方向を切換える。従って、次の書き込みタイミング
パルスＷＴが発生したときには、カウンタ２０２のカウ
ント方向は、今までと逆方向になる。しかしこのときは
、書き込みアドレスの行がカウンタ２０３によって変更
されている。このように動作がくりかえされ、第１．第
２の一致検出回路２０６，２θ９から同時に一致検出パ
ルスが得られると、このことは、終了検出手段２１４に
よって検出され、ここから出力される終了検出パルスＩ
ＯＣは、書き込みタイミングパルス発生手段２θ４を待
機状態に設定する。

〔発明の効果〕

上記したように、この発明によると、描画像の太さをあ
られす論理画素データとその座標データが伝送された場
合、マイクロプロセッサは、１度だけこれらのデータを
レジスタにセットすれば、あとは本システムのハードウ
ェアによって自動的に、１画素分のデータのアドレス更
新が行なわれ、その論理画素データに応じたデータ書き
込みが行なわれる。従って、従来の如く、１画素づつ座
標値をグログジムによって検出してデータ書き込みを行
なうのに比べて、高速のデータ書き込み処理が可能であ
り、またマイクロプロセッサのデータ処理時間に余裕を
与えることができる。

【図面の簡単な説明】

第１図は図形記述命令によって描画されるラインの例を
示す説明図、第２図は図形記述命令と描画される単位画
素の説明図、第３図はこの発明の一実施例を示す構成説
明図、第４図は、図形ＩＷ報表示領域と、その表示タイ
ミングを決めるパルスを示す説明図、第５図、篤６図、
第７図はそれぞれ、第３図の回路の動作説明に示した動
作タイミング信号波形図、第８図、第９図はそれぞれ第
３図の回路によるフィールドメモリに対するアドレス指
定状況を説明した説明図、第１０図はこの発明の他の実
施例を示す構成説明図である。ゴ２０．２１，２０５，２０８・・・ラッチ回路、□３０
．３２，２０２，２０３・・・グリセッタプルアッノダ
ウンカウンタ、５１．６２，２０７゜２１０・・・カウ
ンタ、５３，６４，２０６゜２０９・・・一致検出回路
、４０．４１・・・Ｄタイプ７リツゾフロツゾ回路、１
００〜１０３゜２００・・・フィールドメモリ、１２５
．２０１・・・データセレクタ。出願人代理人　弁理士　鈴　江　武　彦第１［−１第２　口第８図Ｙ第９　図

Claims

【特許請求の範囲】フィールドメモリの描画データの読み出しアドレス発生
手段と、前記フィールドメモリに対する描画データの書
き込みアドレス発生手段とを具備したフィールドメモリ
制御回路において、前記フィールドメモリへのデータ書
き込みタイミングパルスを発生する手段と、前記フィールドメモリへの１画素分の垂直方向アドレス
又は水平方向アドレスを指定する垂直方向アドレスデー
タ又は水平方向アドレスデータを出力する第１のプリセ
ラタブルアラグダウンカウンタ及び水平方向アドレス又
は垂直方向アドレスを指定する水平方向アドレスデータ
又は垂直方向アドレスデータを出力する第２のプリセラ
タブルアラグダウンカウンタと、前記書き込みタイミン
グパルスに応答して前記第１．第２のプリセラタブルア
ラグダウンカウンタの出力を前記フィールドメモリのア
ドレス指定端子に与えるデータセレクタと、前記フィー
ルドメモリの複数アドレスに書き込まれる同一データの
垂直方向の大きさを前記１画素のｎ倍としてあられすデ
ータをラッチする第１のラッチ回路及び水平方向の大き
さを前記１画素のｍ倍としてあられすデータをラッチす
る第２のラッチ回路と、前記第１のラッチ回路の出力と第１のカウンタの出力を
比較し両人力が一致したときに一致）Ｊ？ルスを出力す
る第１の一致検出回路及び前記第２のラッチ回路の出力
と第２のカウンタの出力を比較し両人力が一致したとき
に一致パルスを出力する第２の一致検出回路と、前記書き込みタイミング・ぐルスが入力する毎に前記第
１のプリセラタブルアラグダウンカウンタにクロックを
入力し、前記第１のカウンタにアップクロックを入力す
る手段と、前記第１の一致検出回路からの一致パルスと前記書き込
みタイミングパルスとの両人力があっだときに、前記第
２のノリセツタゾルアソゾダウンカウンタにクロックを
入力するとともに前記第２０カウンタにアップクロック
を入力し、さらに前記第１０カウンタをリセットする手
段と、前記第１のカウンタをリセットするリセットパルスが入
力されることによって前記第１のプリセッタブルアップ
ダウンカウンタのカウント方向を切りかえる手段と、前記第１．第２の一致検出回路からの両一致パルスが同
時入力したときに前記書き込みタイミングノｅルスの発
生手段を次のロードノヤルス入力がある壕で待機させる
手段とを具備したことを４１　漱とするフィールドメモ
リ制御回路。