JPS61148878A - 電子装置の製造法 - Google Patents
電子装置の製造法Info
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- JPS61148878A JPS61148878A JP27081584A JP27081584A JPS61148878A JP S61148878 A JPS61148878 A JP S61148878A JP 27081584 A JP27081584 A JP 27081584A JP 27081584 A JP27081584 A JP 27081584A JP S61148878 A JPS61148878 A JP S61148878A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は配線構造に関し、主としてモリブデン・ゲート
ＭＯ８半導体装置のゲートと配線の接続部を対象とする
。
ＭＯ８半導体装置のゲートと配線の接続部を対象とする
。
ＭＯＳＦＥＴ （金属酸化物半導体電界効果トランジス
タ）の微細化構造を実現するために、ゲート電極にポリ
Ｓｉ （シリコン）を用い、ゲート配線としてＡＱ （
アルミニウム）を用いたポリＳｉグー８ＭＯ８ＦＥＴ技
術は既に知られている。（コロナ社発行ｒ集積回路工学
（１）政和５４年版。
タ）の微細化構造を実現するために、ゲート電極にポリ
Ｓｉ （シリコン）を用い、ゲート配線としてＡＱ （
アルミニウム）を用いたポリＳｉグー８ＭＯ８ＦＥＴ技
術は既に知られている。（コロナ社発行ｒ集積回路工学
（１）政和５４年版。
Ｐ１４５シリコンゲート）
このようなポリＳｉの高耐熱性を利用してソース・ドレ
インをセルファライン拡散することにより微細の電極構
造が得られるが、ゲート電極自体の抵抗が大きくなり、
スピード、消費電力等デバイス的に及びシステム的に装
置の高性能化が十分に達成できないことが本発明者らの
検討により明らかになった・ そこで本発明者らは上記した点にかんがみ種々のゲート
電極構造について検討した結果、下記の技術を開発した
。
インをセルファライン拡散することにより微細の電極構
造が得られるが、ゲート電極自体の抵抗が大きくなり、
スピード、消費電力等デバイス的に及びシステム的に装
置の高性能化が十分に達成できないことが本発明者らの
検討により明らかになった・ そこで本発明者らは上記した点にかんがみ種々のゲート
電極構造について検討した結果、下記の技術を開発した
。
すなわち、第１１図に示すようにゲート電極３を高融点
金属であるＮｏ （モリブデン）としてゲート電極自体
の抵抗を低減するものである。上記Ｎ。
金属であるＮｏ （モリブデン）としてゲート電極自体
の抵抗を低減するものである。上記Ｎ。
を使用するのは、製造時に加える高温によってもゲート
加工時の寸法精度が変化しないこと、及び。
加工時の寸法精度が変化しないこと、及び。
ゲート電極自体が低抵抗化可能なためである。このＮｏ
ゲート電極３は第１１図に示すようにＰＳＧ（リンシリ
ケートガラス）等の眉間絶縁膜４で覆い、その一部を窓
開して露出した部分の訃電極３ａにＡＭを直接蒸着（又
はスパッタ）してＡｊｌ配線７を設ける。
ゲート電極３は第１１図に示すようにＰＳＧ（リンシリ
ケートガラス）等の眉間絶縁膜４で覆い、その一部を窓
開して露出した部分の訃電極３ａにＡＭを直接蒸着（又
はスパッタ）してＡｊｌ配線７を設ける。
しかし、このＮｏゲートＭＯ８ＦＥＴにおいても、なお
Ｎｏゲート３ａと配線（ｉｎ）７どの接触抵抗が大きく
なってしまうことが明らかとなった。
Ｎｏゲート３ａと配線（ｉｎ）７どの接触抵抗が大きく
なってしまうことが明らかとなった。
本発明者の検討によれば、ゲート電極となるＮ。
膜３はスパッタリング技術により形成するものである。
このスパッタリング技術によれば、Ｎｏ膜中にＯｘ
（酸素）が吸蔵されることにより、ＡＱ配線形成時にＮ
ｏ中の０２とＡＱとが反応し合い、 Ｍｏと＾悲の界面
にＡＱｚ０３ （アルミナ）のごとき絶縁膜１１が形成
されると考えられる６ 本発明は上記問題点を克服するためになされたものであ
る。
（酸素）が吸蔵されることにより、ＡＱ配線形成時にＮ
ｏ中の０２とＡＱとが反応し合い、 Ｍｏと＾悲の界面
にＡＱｚ０３ （アルミナ）のごとき絶縁膜１１が形成
されると考えられる６ 本発明は上記問題点を克服するためになされたものであ
る。
本発明の一つ、の目的は、 ＮｏゲートとＡＱ配線との
接続部分における接触抵抗を低減する配線構造を提供す
ることにある。
接続部分における接触抵抗を低減する配線構造を提供す
ることにある。
本発明の他の目的はＮｏゲート半導体装置における高周
波特性の向上にある。
波特性の向上にある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。
明細書の記述および添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を説明すれば下記のとおりである。
を説明すれば下記のとおりである。
すなわち、半導体基体上にＮｏからなるゲート電極又は
配線を形成し、このゲート電槍又は配線を覆う絶縁膜の
開孔部を通して露出させたＭＯにＡＱからなる配線を接
続するにあたって、上記露出させたＮｏの表面にこのＮ
ｏよりも酸化しやすい金属たとえばｌを被着し、熱処理
することにより、上−記Ｎｏ中の０２を上記ＡＭ中に吸
い出し、この＾悲を除去した後に上記Ｎｏ上にＡｆｉ配
線を接続するものであり、これにより、第１層のＮｏと
第２層のＡｌｌとの接触抵抗を小さくすることができ素
子特性を向上できる。
配線を形成し、このゲート電槍又は配線を覆う絶縁膜の
開孔部を通して露出させたＭＯにＡＱからなる配線を接
続するにあたって、上記露出させたＮｏの表面にこのＮ
ｏよりも酸化しやすい金属たとえばｌを被着し、熱処理
することにより、上−記Ｎｏ中の０２を上記ＡＭ中に吸
い出し、この＾悲を除去した後に上記Ｎｏ上にＡｆｉ配
線を接続するものであり、これにより、第１層のＮｏと
第２層のＡｌｌとの接触抵抗を小さくすることができ素
子特性を向上できる。
第１図乃至第９図は本発明の一実施例を示すものであっ
て、 ＮｏゲートＭＯ５ＦＥＴを製造するプロセスの工
程断面図である。
て、 ＮｏゲートＭＯ５ＦＥＴを製造するプロセスの工
程断面図である。
以下、各工程にそって説明する。
（１）Ｐ型Ｓｉ基板１の表面をウェット雰囲気で熱□酸
化することにより厚いフィールド酸化膜（ＳｉＯｚ ）
ｚを形成し、この酸化膜２の一部をホトエツチングし
て能動領域となるＳｉ基板を露出した後、ドライ雰囲気
で、熱酸化し薄いゲート酸化膜８を形成する。（第１図
） （２）Ｍｏをスパッタして全面にＭｏ膜を形成し、ホト
エツチングを行って不要部を取除くことによりＭｏゲー
ト３を形成する。（第２図） （３）上記Ｎｏゲート３及びフィールド酸化膜２をマス
クにしてドナ不純物、たとえばＡｓ （ヒ素）をイオン
打込みし、゛拡散することによりセルファライン的にソ
ース・ドレイン部となるｎ′″型層９を形成する。（第
３図） （４）全面にＣＶＤ （気相化学堆積）法によりＰＳＧ
（リン・シリケートガラス）膜４を形成した後、コンタ
クトホトエツチングにより、ソース・ドレインｎ０型層
９の一部を露出する。（第４図）′上記ホトエラキング
工程の際に、ｌ’ｌｏゲート３の延員部３ａ上のＰＳＧ
膜４を同時に選択エッチし、スルーホール５をあける。
化することにより厚いフィールド酸化膜（ＳｉＯｚ ）
ｚを形成し、この酸化膜２の一部をホトエツチングし
て能動領域となるＳｉ基板を露出した後、ドライ雰囲気
で、熱酸化し薄いゲート酸化膜８を形成する。（第１図
） （２）Ｍｏをスパッタして全面にＭｏ膜を形成し、ホト
エツチングを行って不要部を取除くことによりＭｏゲー
ト３を形成する。（第２図） （３）上記Ｎｏゲート３及びフィールド酸化膜２をマス
クにしてドナ不純物、たとえばＡｓ （ヒ素）をイオン
打込みし、゛拡散することによりセルファライン的にソ
ース・ドレイン部となるｎ′″型層９を形成する。（第
３図） （４）全面にＣＶＤ （気相化学堆積）法によりＰＳＧ
（リン・シリケートガラス）膜４を形成した後、コンタ
クトホトエツチングにより、ソース・ドレインｎ０型層
９の一部を露出する。（第４図）′上記ホトエラキング
工程の際に、ｌ’ｌｏゲート３の延員部３ａ上のＰＳＧ
膜４を同時に選択エッチし、スルーホール５をあける。
（第５図）
なお、第５図は第４図におけるＭｏゲート３位置で直角
方向−二切断した断面図で、以“下、第６図〜第８図は
同じ方向の断面図である。
方向−二切断した断面図で、以“下、第６図〜第８図は
同じ方向の断面図である。
（５）コンタクト・ホール部分（第４図５′）の上をマ
スク材（図示されない）で覆った状態で全面にＡＱを蒸
着又はスパッタし、前記Ｍｏゲート延長部３ａの露出部
分およびＰＳＧ膜４膜面表面Ｑ膜１０を形成する。（第
６図） この後、熱処理を行なうことによりＭｏ膜３ａ中の０２
をＡＱ膜１０中に吸い出す。このときＭｏ膜とＡＱ膜の
間にＡｆｉ２０３等の酸化膜１１が形成される。
スク材（図示されない）で覆った状態で全面にＡＱを蒸
着又はスパッタし、前記Ｍｏゲート延長部３ａの露出部
分およびＰＳＧ膜４膜面表面Ｑ膜１０を形成する。（第
６図） この後、熱処理を行なうことによりＭｏ膜３ａ中の０２
をＡＱ膜１０中に吸い出す。このときＭｏ膜とＡＱ膜の
間にＡｆｉ２０３等の酸化膜１１が形成される。
（６）強酸を用いてＡＱ膜ＩＯ及びＡＱ２０３等の酸化
膜１１をエツチングし、これを取除く。（第７図） （７）この後、第２層配線のためのＡＱを蒸着又はスパ
ッタし、ホトエツチングすることにより上記スルーホー
ル５を通してＭｏ膜に接続するＡＱ配線７を形成する。
膜１１をエツチングし、これを取除く。（第７図） （７）この後、第２層配線のためのＡＱを蒸着又はスパ
ッタし、ホトエツチングすることにより上記スルーホー
ル５を通してＭｏ膜に接続するＡＱ配線７を形成する。
（第８図）
上記ＡＱ蒸着の際にコンタクトホールの上を覆ったマス
ク材を取除いておくことにより、第９図に示すように、
ソース・ドレインｎ９型層９にオーミック接続するソー
ス・ドレインＡＱ電極１２を形成することができる。
ク材を取除いておくことにより、第９図に示すように、
ソース・ドレインｎ９型層９にオーミック接続するソー
ス・ドレインＡＱ電極１２を形成することができる。
第１０図は以上のプロセスにより形成されたＮ。
ゲートＭＯ８ＦＥＴの電極配置を示す平面図である。同
図におけるＡ−Ａ断面に第８図が対応し、同じ＜Ｂ−Ｂ
断面に第９図が対応する。
図におけるＡ−Ａ断面に第８図が対応し、同じ＜Ｂ−Ｂ
断面に第９図が対応する。
以上実施例で述べた本発明によれば下記のような効果が
得られる。
得られる。
（１）第１層目の金属ＭＯはそれ自体０２を吸蔵して酸
化しやすいが、さらにこの阿０に対し、その上に形成す
る第２層の金属ＡＱはより一層酸化しやすい。０２との
結合エネルギーがＭＯよりＡＱの方が大きいからである
。これらＭｏ膜とＡＱ膜とが接触している状態で熱処理
することにより１Ｍｏ中の０２がＡＱと結合してＡＱＯ
，のどとき酸化物を形成すると考えられる。
化しやすいが、さらにこの阿０に対し、その上に形成す
る第２層の金属ＡＱはより一層酸化しやすい。０２との
結合エネルギーがＭＯよりＡＱの方が大きいからである
。これらＭｏ膜とＡＱ膜とが接触している状態で熱処理
することにより１Ｍｏ中の０２がＡＱと結合してＡＱＯ
，のどとき酸化物を形成すると考えられる。
（２）したがって、本発明のようにＭｏの上にＡＱを薄
く形成し熱処理を行うことで下のＭＯ中の０２が吸い出
された形となり、このときのＡＱ膜及びＡＱ、０．をエ
ッチ除去した後、２層目の配線のためのＡＱを被着すれ
ば、その後に熱処理を行っても、 ＭｏとＡＱとの間に
酸化物を生じることが少なく、２層間の接触抵抗は小さ
いものとなり、歩留向上し、これを用いた回路の高周波
特性などの素子の性能が向上する。
く形成し熱処理を行うことで下のＭＯ中の０２が吸い出
された形となり、このときのＡＱ膜及びＡＱ、０．をエ
ッチ除去した後、２層目の配線のためのＡＱを被着すれ
ば、その後に熱処理を行っても、 ＭｏとＡＱとの間に
酸化物を生じることが少なく、２層間の接触抵抗は小さ
いものとなり、歩留向上し、これを用いた回路の高周波
特性などの素子の性能が向上する。
以下本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のでまなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなし１゜ たとえば、１層目の金属としてはＮｏの他にＷ（タング
ステン）を用いることができ、それに対して２層目の金
属としてはＡＱ以外にＳｔ （導体シリコン）を用い
ることができる。
体的に説明したが、本発明は上記実施例に限定されるも
のでまなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなし１゜ たとえば、１層目の金属としてはＮｏの他にＷ（タング
ステン）を用いることができ、それに対して２層目の金
属としてはＡＱ以外にＳｔ （導体シリコン）を用い
ることができる。
本発明は第１ＦＢの金属と第２層とのコンタクト面積が
小さい場合に特に有効である。
小さい場合に特に有効である。
本発明はＮｏなどの高融点金属を第１層に、ＡＱ等を第
２層に使う多層配線構造をもつ半導体装置一般に適用す
ることができる。
２層に使う多層配線構造をもつ半導体装置一般に適用す
ることができる。
本発明は高融点メタルゲートＭＯ５ＦＥＴ、ＭＯ８ＩＣ
に応用した場合もっとも有効である。
に応用した場合もっとも有効である。
本発明はこれ以外に、多層配線埋込コンタクト等の、０
２どの結合にエネルギの小さい金属に同エネルギの大き
い金属を重ねる個所を有する構造のコンタクト部分に応
用することができる。
２どの結合にエネルギの小さい金属に同エネルギの大き
い金属を重ねる個所を有する構造のコンタクト部分に応
用することができる。
第１図乃至第９図は本発明の一実施例を示すＭＯゲート
ＭＯＳＦＥＴの製造プロセスの工程断面図である。 第１０図は平面図であって、そのＡ−Ａ断面図が第８図
に、Ｂ−Ｂ断面図が第９図に対応する。 第１１図は本発明前に本発明者等によって検討されたＭ
ｏゲートＭＯ３ＦＥＴの断面図である。 １・・・Ｐ−型Ｓｉ基板、２・・・フィールド酸化膜、
３・・・Ｍｏゲート、４・・・ＰＳＧ膜、５・・・スル
ーホール、８・・・ゲート酸化膜、９・−・ソース・ド
レインｎ４型層、１０・・・ｌ膜、１１・・・Ａｌ２２
０３膜、１２・・・ソース・ドレインＡＱ電極。 第 １ 図 第 ３ 図 第 ５ 図 第゛７ 図 第 ８ 図 第 ９ 図 第１０図
ＭＯＳＦＥＴの製造プロセスの工程断面図である。 第１０図は平面図であって、そのＡ−Ａ断面図が第８図
に、Ｂ−Ｂ断面図が第９図に対応する。 第１１図は本発明前に本発明者等によって検討されたＭ
ｏゲートＭＯ３ＦＥＴの断面図である。 １・・・Ｐ−型Ｓｉ基板、２・・・フィールド酸化膜、
３・・・Ｍｏゲート、４・・・ＰＳＧ膜、５・・・スル
ーホール、８・・・ゲート酸化膜、９・−・ソース・ド
レインｎ４型層、１０・・・ｌ膜、１１・・・Ａｌ２２
０３膜、１２・・・ソース・ドレインＡＱ電極。 第 １ 図 第 ３ 図 第 ５ 図 第゛７ 図 第 ８ 図 第 ９ 図 第１０図
Claims (1)
- 【特許請求の範囲】 １、第１の金属よりなる膜と第１の金属より酸化しやす
い第２の金属よりなる膜との接続において、基体上に第
１の金属よりなる膜を形成する工程と、少なくとも、第
１の金属の膜の上記第２の金属よりなる膜との接続部上
に上記第１の金属より酸化しやすい第３の金属よりなる
膜を形成する工程と、熱処理により上記第１の金属より
なる膜中の酸素を第３の金属よりなる膜中に吸い出す工
程と、吸い出した酸素を含む第３の金属の膜を除去する
工程と第３の金属よりなる膜が除去された第１の金属よ
りなる膜に第２の金属によりなる膜を接続する工程とを
含むことを特徴とする電子装置の製造方法。 ２、上記第２の金属膜がモリブデンであり、第２の金属
膜がアルミニウムであり、第３の金属膜がアルミニウム
である特許請求の範囲第１項に記載の電子装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27081584A JPS61148878A (ja) | 1984-12-24 | 1984-12-24 | 電子装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27081584A JPS61148878A (ja) | 1984-12-24 | 1984-12-24 | 電子装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148878A true JPS61148878A (ja) | 1986-07-07 |
Family
ID=17491402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27081584A Pending JPS61148878A (ja) | 1984-12-24 | 1984-12-24 | 電子装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7448529B2 (en) | 2001-11-08 | 2008-11-11 | Daihatsu Motor Co., Ltd. | Vehicle body assembly method |
-
1984
- 1984-12-24 JP JP27081584A patent/JPS61148878A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7448529B2 (en) | 2001-11-08 | 2008-11-11 | Daihatsu Motor Co., Ltd. | Vehicle body assembly method |
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