JPS6114763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6114763A JPS6114763A JP13333984A JP13333984A JPS6114763A JP S6114763 A JPS6114763 A JP S6114763A JP 13333984 A JP13333984 A JP 13333984A JP 13333984 A JP13333984 A JP 13333984A JP S6114763 A JPS6114763 A JP S6114763A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ゲート電流をおさえた、高倍５：性を有する
ＭＯ８半導体装置の製造方法に関する。
ＭＯ８半導体装置の製造方法に関する。
基本素子の長期安定動作すなわち信頼性を向上させる見
地から、そのゲート電流をきわめて小さくおさえようと
している。ゲート電流をおさえるためには経験的に、基
鈑電′１Ｊｌｒをおさえることにつながると考えられて
いる。この基板電流を１．・さえ造の基本素子が作られ
ている。この技術の内容は例えば、Ｎチャネルλ４０８
素子をとりあければ、ドレイン部分を単に、ひ素などに
よりｎ＋単一領域だけを形成するのではなく、燐などに
よる不純物を一用いてｎ−領域を導入する方法である。
地から、そのゲート電流をきわめて小さくおさえようと
している。ゲート電流をおさえるためには経験的に、基
鈑電′１Ｊｌｒをおさえることにつながると考えられて
いる。この基板電流を１．・さえ造の基本素子が作られ
ている。この技術の内容は例えば、Ｎチャネルλ４０８
素子をとりあければ、ドレイン部分を単に、ひ素などに
よりｎ＋単一領域だけを形成するのではなく、燐などに
よる不純物を一用いてｎ−領域を導入する方法である。
この技術ではｎ＋の領域をたとえば１０２０／ｃｙｒ？
稈度の不純物濃度の領域に対し、これより低い濃度たと
えばｌ０ＩＱ／ｄ以下でｎ−の領域を形成すれば、基板
電流が著しくおさえられる。この典型例が特公昭４Ｂ−
１０２６８号公報に記載されている。
稈度の不純物濃度の領域に対し、これより低い濃度たと
えばｌ０ＩＱ／ｄ以下でｎ−の領域を形成すれば、基板
電流が著しくおさえられる。この典型例が特公昭４Ｂ−
１０２６８号公報に記載されている。
しかし本発明者らは、Ｎチャネル及びＰチャネルλ１０
Ｓ素子の両方をとりあげ、ｎ−領域あるいはｐ−領域の
形成方法、形成条件を、その素子の電気的特性と関連づ
けて詳細に検討した。作業に当っては実験面からと、物
性理酪、にもとづり数１ｌｉｉ旧）１０両面から検討を
進めた。こ八らの作采を通じて本発明者等は、ドレイン
内の不純物分布と、素子（１’−）動作電圧と、素子の
基板電流との間に重要な関係があることをつきとめた。
Ｓ素子の両方をとりあげ、ｎ−領域あるいはｐ−領域の
形成方法、形成条件を、その素子の電気的特性と関連づ
けて詳細に検討した。作業に当っては実験面からと、物
性理酪、にもとづり数１ｌｉｉ旧）１０両面から検討を
進めた。こ八らの作采を通じて本発明者等は、ドレイン
内の不純物分布と、素子（１’−）動作電圧と、素子の
基板電流との間に重要な関係があることをつきとめた。
本発明者等による詳細検討をもとに、動作電圧に適した
条件にしたがって、ＬＤＤ素子を形成すると、基板電流
を従来方法以上に大幅に低減させうろことを実証するこ
とができた。また単に従来方法によってＬＤＤ構造だけ
を形成しても、本発明による製造方法の条件をおさえな
いかぎり、殆んど、ＬＤＤ累子の本来の効果が得られな
いことをも実証できた。
条件にしたがって、ＬＤＤ素子を形成すると、基板電流
を従来方法以上に大幅に低減させうろことを実証するこ
とができた。また単に従来方法によってＬＤＤ構造だけ
を形成しても、本発明による製造方法の条件をおさえな
いかぎり、殆んど、ＬＤＤ累子の本来の効果が得られな
いことをも実証できた。
本発明の目的は、 ＬＤＤ構造累子の骨子となるｎ−又
はｐ−領域を形成するに当り、その最適化をはかること
によって、その基板電流を大幅に下げようとするもので
あり、ひいては、グー）１１Ｅ流をおさえ素子の信頼性
を著しく向上させようとするものである。
はｐ−領域を形成するに当り、その最適化をはかること
によって、その基板電流を大幅に下げようとするもので
あり、ひいては、グー）１１Ｅ流をおさえ素子の信頼性
を著しく向上させようとするものである。
本発明の骨子は、ドレイン又はソース領域にｎ−あるい
はｐ−領域として不純物を導入するに当りその動作電圧
下において、その電界をｎ−（又はｐ−）とｎ＋ （又
はｐ＋）領域でその最大値が等分されるよ製造方法を以
下に示す。第１図に示すごとく、たとえばボロンを不純
物として１．ＯＸ ｌ ０１５／ｃｍ３だけ含む（１０
０）シリコン基１（１）を用意する。次に、ドライ酸化
雰囲気でゲート酸化膜（２）を、たとえば１９８λだけ
成長させた。次にこれにしきい値電圧制御用ト、パンチ
スルー防止用のボロンイオン注入（３）を行った。たと
えば、この場合、それぞれ加速電圧２５ＫＶ、ドーズ１
ｉ１３ Ｘ １０”／ｃｎＦと加速′電圧７ＱＫＶ、ド
ーズ量６ Ｘ １０”７ｍとした。
はｐ−領域として不純物を導入するに当りその動作電圧
下において、その電界をｎ−（又はｐ−）とｎ＋ （又
はｐ＋）領域でその最大値が等分されるよ製造方法を以
下に示す。第１図に示すごとく、たとえばボロンを不純
物として１．ＯＸ ｌ ０１５／ｃｍ３だけ含む（１０
０）シリコン基１（１）を用意する。次に、ドライ酸化
雰囲気でゲート酸化膜（２）を、たとえば１９８λだけ
成長させた。次にこれにしきい値電圧制御用ト、パンチ
スルー防止用のボロンイオン注入（３）を行った。たと
えば、この場合、それぞれ加速電圧２５ＫＶ、ドーズ１
ｉ１３ Ｘ １０”／ｃｎＦと加速′電圧７ＱＫＶ、ド
ーズ量６ Ｘ １０”７ｍとした。
次にゲート用ポリシリコンをたとえば：（０００Ａだけ
堆積させ、これを与真喰刻法とエッチングエ朽を用いて
、１．２μｍの幅だけのこして他を取り去った。これに
よりポリシリコングー）ｎｕｔ（４１が形成される。
堆積させ、これを与真喰刻法とエッチングエ朽を用いて
、１．２μｍの幅だけのこして他を取り去った。これに
よりポリシリコングー）ｎｕｔ（４１が形成される。
この素子は、ドレイン電圧（Ｖｌ））を５．ＯＶで動作
させ、しかも主にゲート電圧■。が３．ＯＶ付近の動作
時がもつとも長く、この動作条件下での基板電流を小さ
くすることを考え、ｎ−領域（８）形成のためのたとえ
ば燐不純物（５）を注入した。
させ、しかも主にゲート電圧■。が３．ＯＶ付近の動作
時がもつとも長く、この動作条件下での基板電流を小さ
くすることを考え、ｎ−領域（８）形成のためのたとえ
ば燐不純物（５）を注入した。
そこで本発明の骨子である、動作電圧下においてｎ−と
ｎ＋領領域の最大電界値を等分させるようにｎ−領域（
８）の形成のためのイオン注入条件、すなわちこの場合
、りん不純物（５１３５ＫＶの加速電圧でドーズ量３
Ｘ ］ ０”／ｃｍ’だけ注入した。
ｎ＋領領域の最大電界値を等分させるようにｎ−領域（
８）の形成のためのイオン注入条件、すなわちこの場合
、りん不純物（５１３５ＫＶの加速電圧でドーズ量３
Ｘ ］ ０”／ｃｍ’だけ注入した。
さら［ＳｉＯ□脹を堆積させ全面に反応性イオンエツチ
ングを適用しゲート部分の側壁残し技術を用い、さらに
このＳ”’！ 験（１０のデンシファイを行い、この上
からｎ＋領域形成のためにひ素不純物（６）を５０ＫＶ
で１．８ Ｘ １０１１１／ｃＮ注入してｎ＋領領域９
）全形成した。
ングを適用しゲート部分の側壁残し技術を用い、さらに
このＳ”’！ 験（１０のデンシファイを行い、この上
からｎ＋領域形成のためにひ素不純物（６）を５０ＫＶ
で１．８ Ｘ １０１１１／ｃＮ注入してｎ＋領領域９
）全形成した。
しかるのちにパッシベーション用膜（力を堆積させ、ソ
ース・ドレイン・ゲート部分に開口部を設け、それぞれ
にアルミ配線部をほどこした。
ース・ドレイン・ゲート部分に開口部を設け、それぞれ
にアルミ配線部をほどこした。
次にこの素子の内部電界値を調べたものを第２図に示す
。本発明者らは素子に、電圧印加状態丁で、その電界分
布を予想する高精度なコンピュータシミュレータを作成
した。このシミュレータはプロセス部分が２次元（面）
モデルを採用しており、またデバイス部分も２次元（面
）モデルを採用したものである。これをもちいた結果が
第２図である。
。本発明者らは素子に、電圧印加状態丁で、その電界分
布を予想する高精度なコンピュータシミュレータを作成
した。このシミュレータはプロセス部分が２次元（面）
モデルを採用しており、またデバイス部分も２次元（面
）モデルを採用したものである。これをもちいた結果が
第２図である。
第２図のａυは計算に用いた格子を示しており、同図Ｖ
２ 、 Ｑ３１に示すようにｎ−とｎ＋領領域おける電
界のピーク値は等しく等分されていることを確認した。
２ 、 Ｑ３１に示すようにｎ−とｎ＋領領域おける電
界のピーク値は等しく等分されていることを確認した。
また第３図に同シミュレータを用いて求めた不純物分布
の結果を示す。ｎ−領域はほぼ３ｘ １０”／ａ？、ｒ
は１．５ Ｘ １０” ７ｃｍ３である。またチャネル
領域は、はぼ３ Ｘ ］ Ｑ”／ｃｎ？である。これら
の濃度は実測値からも確認され、良好な一致をみている
。
の結果を示す。ｎ−領域はほぼ３ｘ １０”／ａ？、ｒ
は１．５ Ｘ １０” ７ｃｍ３である。またチャネル
領域は、はぼ３ Ｘ ］ Ｑ”／ｃｎ？である。これら
の濃度は実測値からも確認され、良好な一致をみている
。
第４図に本発明によるＬＤＤ素子の基板電流（曲線１）
とゲート電圧との関係の測定粘呆を示す。
とゲート電圧との関係の測定粘呆を示す。
壕だ比較のため通常のλ４０８素子を作成し、その基板
電流（曲線２）の実測値を示した。この場合、素子のチ
ャネル寸法は本発明による素子と同一とした。またｎ＋
領領域おける不純切分イ■Ｊのピーク値も本発明になる
ものと同一とした。ゲート電圧■。
電流（曲線２）の実測値を示した。この場合、素子のチ
ャネル寸法は本発明による素子と同一とした。またｎ＋
領領域おける不純切分イ■Ｊのピーク値も本発明になる
ものと同一とした。ゲート電圧■。
＝３．ＯＶの場合について見ると、基板電流は本発明の
場合の方が１／１５０にまで低下していることがわかる
。
場合の方が１／１５０にまで低下していることがわかる
。
またさらに、従来方法のＬＤＤ素子作成法にしたがって
素子を形成した。その測定結果を第４図の曲線（３）
、 （４１に示した。
素子を形成した。その測定結果を第４図の曲線（３）
、 （４１に示した。
従来技術によるＬＤＤ素子の内、曲線３の場合はｎ−の
燐のドーズ量は１刈０”／ｃｎＰであり、曲線４のの場
合は４ Ｘ １０”／ｃｒｒ？である。ともに同じ加速
電圧３５ＫＶで注入した。また多結晶シリコン加工幅は
１．２μｍとした。この第４図の曲線（２） （３）
Ｔ４１かられかるように、ｎ−領域を形成するにあたり
、とくにその最適条件を決定しないと十分基板電流をお
さえこむことはできなかった。また従来のＬＤＤ技術で
は単にｎ−領域をドレイン側に形成すれば基板電流は低
下するとｂう考え方は、必ずしも良好ではないことがよ
くわかる。
燐のドーズ量は１刈０”／ｃｎＰであり、曲線４のの場
合は４ Ｘ １０”／ｃｒｒ？である。ともに同じ加速
電圧３５ＫＶで注入した。また多結晶シリコン加工幅は
１．２μｍとした。この第４図の曲線（２） （３）
Ｔ４１かられかるように、ｎ−領域を形成するにあたり
、とくにその最適条件を決定しないと十分基板電流をお
さえこむことはできなかった。また従来のＬＤＤ技術で
は単にｎ−領域をドレイン側に形成すれば基板電流は低
下するとｂう考え方は、必ずしも良好ではないことがよ
くわかる。
すなわち第５図は、さきに示した２次元プロセスと２次
元デバイスを用いて、ｎ−が］ Ｘ １０”／ｃｎＰの
場合、すなわち（３）の場合に相当し、第６図はｎ−が
４ Ｘ １０”／Ｃｎ？の場合（４）に相当する。第５
図ではｎ−はきわめて少量であり電界値のピークはｎ＋
領領域みにあり、第６図ではｎ−のドーズ蓋がある程度
大きいが、電界のピーク値はｎ−領域でのみもっている
場合である。このような場合では、基板電流の抑止に関
して、十分な成果かえられていないのがよくわかる。
元デバイスを用いて、ｎ−が］ Ｘ １０”／ｃｎＰの
場合、すなわち（３）の場合に相当し、第６図はｎ−が
４ Ｘ １０”／Ｃｎ？の場合（４）に相当する。第５
図ではｎ−はきわめて少量であり電界値のピークはｎ＋
領領域みにあり、第６図ではｎ−のドーズ蓋がある程度
大きいが、電界のピーク値はｎ−領域でのみもっている
場合である。このような場合では、基板電流の抑止に関
して、十分な成果かえられていないのがよくわかる。
また第７図に示すように本発明によるｎ−の注入条件す
なわちたとえば３ Ｘ １０”／ｃｎＰでは、しきい値
電圧もきわめて安定領域に入っている。
なわちたとえば３ Ｘ １０”／ｃｎＰでは、しきい値
電圧もきわめて安定領域に入っている。
また本発明者らは、本発明になる注入条件を用いて、ｎ
−領域をドレインのみに入れた場合と、ソース・ドレイ
ンの両方に入れた場合についてもしらべてみた。その結
果を第８図に示す。
−領域をドレインのみに入れた場合と、ソース・ドレイ
ンの両方に入れた場合についてもしらべてみた。その結
果を第８図に示す。
ドレインのみの場合（曲線２）の方が、ソースドレイン
の両方にｎ″″が存在する場合（曲線１）よりＪＴ”ｎ
が大きい、すなわちコンダクタンス９ｒｎ が大きいこ
とがわかる。本発明による技術と、これらの知見を用い
ると基８！電流を充分おさえ９ｍの低下を極力おさえる
ことができる。
の両方にｎ″″が存在する場合（曲線１）よりＪＴ”ｎ
が大きい、すなわちコンダクタンス９ｒｎ が大きいこ
とがわかる。本発明による技術と、これらの知見を用い
ると基８！電流を充分おさえ９ｍの低下を極力おさえる
ことができる。
本発明者らは、さらにＰチャネルＭＯ８素子についても
検討したが、本発明の骨子、すなわちＬＤＤ累子を形成
するに当り、その動作電圧下において、ｐ＋とｐ−領域
内に形成される電界の最大値が、それぞれ等しくするよ
うに設計すると、基板電流が大幅に抑止しうろことを確
認した。
検討したが、本発明の骨子、すなわちＬＤＤ累子を形成
するに当り、その動作電圧下において、ｐ＋とｐ−領域
内に形成される電界の最大値が、それぞれ等しくするよ
うに設計すると、基板電流が大幅に抑止しうろことを確
認した。
第１図は本発明による半導体装置の製造方法の一実施例
を示す工程断面図、第２図は本発明によってＬＤＤ素子
を作成した場合のドレイン内の電界分布をシミュレーシ
ョンした説明図、第３図は本発明によってＬＤＤ素子を
作成した場合の不純物の分布を示す特性図、第４図は本
発明によって作成したＬＤＤ素子と、従来方法によって
作成したＬＤＤ素子、さらに通常素子の場合についての
基板電流の実測値を示す特性図、第５図はドレイン内の
電界分布をシミュレーションした説明図、第６図はドレ
イン内の電界分布をシミュレーションした説明図、第７
図は５極管領域におけるＶ丁とドーズ量の関係を示す特
性図、第８図はＡｆｉとゲート電圧との関係を示す特性
図である。 １ シリコン基板、 ４ ゲート電極、８ ・ｎ−
領域、 ９・ｎ＋領領域（７３１７） 代
理人 弁理士剤 近 壓 佑 （ばか１名）第１図 １８開昭６ｌ−１４７６３（４） 第２図 ” Ｉｈ＝ｓ、ρＶ 奏＝３．θＶ Ｋ″、３ ：昇 ：ヴ ：：右 １１：：向 ：： ■ 第７図 第８図 （ゾ、、；２） ρ ｌρ
２、ρケ゛−ト１七〕王 （Ｖ）
を示す工程断面図、第２図は本発明によってＬＤＤ素子
を作成した場合のドレイン内の電界分布をシミュレーシ
ョンした説明図、第３図は本発明によってＬＤＤ素子を
作成した場合の不純物の分布を示す特性図、第４図は本
発明によって作成したＬＤＤ素子と、従来方法によって
作成したＬＤＤ素子、さらに通常素子の場合についての
基板電流の実測値を示す特性図、第５図はドレイン内の
電界分布をシミュレーションした説明図、第６図はドレ
イン内の電界分布をシミュレーションした説明図、第７
図は５極管領域におけるＶ丁とドーズ量の関係を示す特
性図、第８図はＡｆｉとゲート電圧との関係を示す特性
図である。 １ シリコン基板、 ４ ゲート電極、８ ・ｎ−
領域、 ９・ｎ＋領領域（７３１７） 代
理人 弁理士剤 近 壓 佑 （ばか１名）第１図 １８開昭６ｌ−１４７６３（４） 第２図 ” Ｉｈ＝ｓ、ρＶ 奏＝３．θＶ Ｋ″、３ ：昇 ：ヴ ：：右 １１：：向 ：： ■ 第７図 第８図 （ゾ、、；２） ρ ｌρ
２、ρケ゛−ト１七〕王 （Ｖ）
Claims (1)
- １ 導電型の半導体基板に不純物を導入して反対導電型
の高不純物濃度領域と反対導電型の低不純物濃度領域か
らなるドレイン領域を形成してＭＯＳトランジスタを含
む半導体装置を製造するに際し、前記ドレイン領域内の
電界の最大値が前記高不純物及び低不純物濃度領域でほ
ぼ等分されるように前記不純物を前記基板内に導入する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13333984A JPS6114763A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13333984A JPS6114763A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6114763A true JPS6114763A (ja) | 1986-01-22 |
Family
ID=15102403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13333984A Pending JPS6114763A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6114763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201065A (ja) * | 1987-02-13 | 1988-08-19 | 三菱マテリアル株式会社 | 切削工具用立方晶窒化硼素基超高圧焼結体の製造法 |
-
1984
- 1984-06-29 JP JP13333984A patent/JPS6114763A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201065A (ja) * | 1987-02-13 | 1988-08-19 | 三菱マテリアル株式会社 | 切削工具用立方晶窒化硼素基超高圧焼結体の製造法 |
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