JPS61147444U - - Google Patents

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JPS61147444U
JPS61147444U JP3016185U JP3016185U JPS61147444U JP S61147444 U JPS61147444 U JP S61147444U JP 3016185 U JP3016185 U JP 3016185U JP 3016185 U JP3016185 U JP 3016185U JP S61147444 U JPS61147444 U JP S61147444U
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signal
signals
cpu
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output
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Description

【図面の簡単な説明】
第1図は本考案によるアドレスレコーダ回路の
実施例を示す回路図、第2図は第1図により動作
する信号(または信号)、
信号およびφ(クロツク)信号のタイミング
を示した波形図、第3図、第4図は従来用いられ
ているアドレスデコーダ回路の回路図、第5図は
I/Oのデバイスの信号と信号の入力条
件を示す図、第6図は8ビツトCPUが出力する
信号(または信号)と信号
とのタイミングを示す図である。 1…8ビツトCPU、2…クロツク信号、3…
フリツプフロツプ、4…3―8デコーダ、4―1
〜4―4…信号、5…ゲート回路(論理和回
路)、6…インバータ、7,9,11…ゲート回
路(論理積回路)、10…メモリ。

Claims (1)

    【実用新案登録請求の範囲】
  1. その立ち上がりのタイミングが互に一致するよ
    うに信号または信号と信号
    を出力する8ビツトCPUに、複数のメモリまた
    は複数のI/Oデバイスを接続するときに用いら
    れるアドレスデコーダ回路において、前記CPU
    から出力される信号または信号
    の立ち上がりエツジを半クロツク遅延するフリツ
    プフロツプと、前記フリツプフロツプから出力さ
    れる信号または信号と前記
    CPUから出力されるアドレスバス信号の上位ビ
    ツト、信号および信号とを入力
    とするゲート回路と、前記ゲート回路出力と他の
    アドレスバス信号上位ビツトを入力とし前記複数
    のメモリまたは複数のI/Oデバイスに信号
    を供給するデコーダ回路とから構成したことを特
    徴とする8ビツトCPUのアドレスデコーダ回路
JP3016185U 1985-03-01 1985-03-01 Pending JPS61147444U (ja)

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JP3016185U JPS61147444U (ja) 1985-03-01 1985-03-01

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JP3016185U JPS61147444U (ja) 1985-03-01 1985-03-01

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JPS61147444U true JPS61147444U (ja) 1986-09-11

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ID=30529608

Family Applications (1)

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JP3016185U Pending JPS61147444U (ja) 1985-03-01 1985-03-01

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JP (1) JPS61147444U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022145834A (ja) * 2020-05-19 2022-10-04 株式会社三洋物産 遊技機

Cited By (1)

* Cited by examiner, † Cited by third party
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JP2022145834A (ja) * 2020-05-19 2022-10-04 株式会社三洋物産 遊技機

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