JPS61147444U - - Google Patents
Info
- Publication number
- JPS61147444U JPS61147444U JP3016185U JP3016185U JPS61147444U JP S61147444 U JPS61147444 U JP S61147444U JP 3016185 U JP3016185 U JP 3016185U JP 3016185 U JP3016185 U JP 3016185U JP S61147444 U JPS61147444 U JP S61147444U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- cpu
- decoder circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims 2
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
Description
第1図は本考案によるアドレスレコーダ回路の
実施例を示す回路図、第2図は第1図により動作
する信号(または信号)、
信号およびφ(クロツク)信号のタイミング
を示した波形図、第3図、第4図は従来用いられ
ているアドレスデコーダ回路の回路図、第5図は
I/Oのデバイスの信号と信号の入力条
件を示す図、第6図は8ビツトCPUが出力する
信号(または信号)と信号
とのタイミングを示す図である。 1…8ビツトCPU、2…クロツク信号、3…
フリツプフロツプ、4…3―8デコーダ、4―1
〜4―4…信号、5…ゲート回路(論理和回
路)、6…インバータ、7,9,11…ゲート回
路(論理積回路)、10…メモリ。
実施例を示す回路図、第2図は第1図により動作
する信号(または信号)、
信号およびφ(クロツク)信号のタイミング
を示した波形図、第3図、第4図は従来用いられ
ているアドレスデコーダ回路の回路図、第5図は
I/Oのデバイスの信号と信号の入力条
件を示す図、第6図は8ビツトCPUが出力する
信号(または信号)と信号
とのタイミングを示す図である。 1…8ビツトCPU、2…クロツク信号、3…
フリツプフロツプ、4…3―8デコーダ、4―1
〜4―4…信号、5…ゲート回路(論理和回
路)、6…インバータ、7,9,11…ゲート回
路(論理積回路)、10…メモリ。
Claims (1)
- その立ち上がりのタイミングが互に一致するよ
うに信号または信号と信号
を出力する8ビツトCPUに、複数のメモリまた
は複数のI/Oデバイスを接続するときに用いら
れるアドレスデコーダ回路において、前記CPU
から出力される信号または信号
の立ち上がりエツジを半クロツク遅延するフリツ
プフロツプと、前記フリツプフロツプから出力さ
れる信号または信号と前記
CPUから出力されるアドレスバス信号の上位ビ
ツト、信号および信号とを入力
とするゲート回路と、前記ゲート回路出力と他の
アドレスバス信号上位ビツトを入力とし前記複数
のメモリまたは複数のI/Oデバイスに信号
を供給するデコーダ回路とから構成したことを特
徴とする8ビツトCPUのアドレスデコーダ回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3016185U JPS61147444U (ja) | 1985-03-01 | 1985-03-01 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3016185U JPS61147444U (ja) | 1985-03-01 | 1985-03-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61147444U true JPS61147444U (ja) | 1986-09-11 |
Family
ID=30529608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3016185U Pending JPS61147444U (ja) | 1985-03-01 | 1985-03-01 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61147444U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022145834A (ja) * | 2020-05-19 | 2022-10-04 | 株式会社三洋物産 | 遊技機 |
-
1985
- 1985-03-01 JP JP3016185U patent/JPS61147444U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022145834A (ja) * | 2020-05-19 | 2022-10-04 | 株式会社三洋物産 | 遊技機 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS61147444U (ja) | ||
JPS61128841U (ja) | ||
JPS60164258U (ja) | デ−タ転送制御装置 | |
JPS5847945U (ja) | 要求信号処理回路 | |
JPS601037U (ja) | 二者択一回路 | |
JPH02141872U (ja) | ||
JPS5811357U (ja) | 出力回路 | |
JPS60180141U (ja) | A/d変換装置 | |
JPS5920355U (ja) | アドレスバス監視回路 | |
JPS58158540U (ja) | パルス選択回路 | |
JPS62103324U (ja) | ||
JPS59161185U (ja) | デジタル画像表示回路 | |
JPS6271580U (ja) | ||
JPS59192742U (ja) | デ−タ処理回路 | |
JPS6142588U (ja) | メモリ制御回路 | |
JPS6124860U (ja) | Mfm信号復調装置 | |
JPS6074338U (ja) | クロツク発生回路 | |
JPS59127357U (ja) | Mコ−ドデ−タ符号変換回路 | |
JPH01108625U (ja) | ||
JPS60148634U (ja) | 非同期トリガ発生装置 | |
JPS62151237U (ja) | ||
JPS60110898U (ja) | ブザ−駆動回路 | |
JPS6251598U (ja) | ||
JPS6335103U (ja) | ||
JPS60132033U (ja) | パルス発生器 |