JPS6335103U - - Google Patents
Info
- Publication number
- JPS6335103U JPS6335103U JP12736886U JP12736886U JPS6335103U JP S6335103 U JPS6335103 U JP S6335103U JP 12736886 U JP12736886 U JP 12736886U JP 12736886 U JP12736886 U JP 12736886U JP S6335103 U JPS6335103 U JP S6335103U
- Authority
- JP
- Japan
- Prior art keywords
- rom
- circuit
- output
- latch circuit
- address
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
Description
第1図はこの考案の一実施例による2組のシー
ケンサーを使用した制御装置の論理回路図、第2
図は従来のシーケンサーの論理回路図、第3図は
第1図の動作を説明する2組のシーケンサー間の
タイミングチヤート図である。 図中、1,1′はラツチ付セレクタ(選択回路
)、2,2′はROM、3,3′はラツチ回路、
4,4′はROM、17はRAMである。なお、
図中、同一符号は同一、又は相当部分を示す。
ケンサーを使用した制御装置の論理回路図、第2
図は従来のシーケンサーの論理回路図、第3図は
第1図の動作を説明する2組のシーケンサー間の
タイミングチヤート図である。 図中、1,1′はラツチ付セレクタ(選択回路
)、2,2′はROM、3,3′はラツチ回路、
4,4′はROM、17はRAMである。なお、
図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 第1のROMのデータバスに接続され、クロツ
ク同期して上記第1のROMのデータ出力を記憶
するラツチ回路、このラツチ回路の出力が上記第
1の該ROMのアドレスに接続され、そのアドレ
スの他のビツトが選択回路からの信号と接続され
、上記ラツチ回路の出力とアドレス入力が接続さ
れた第2のROMからなるシーケンサーを2組有
し、この2組のシーケンサーへの上記クロツクの
位相を反転させて加え、かつ上記第2のROMの
出力が直接他側のシーケンサーの第1のROMへ
のアドレスバスへ相互に接続されるか、又は上記
選択回路を介して相互に接続される事を特徴とす
るシーケンサー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12736886U JPS6335103U (ja) | 1986-08-20 | 1986-08-20 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12736886U JPS6335103U (ja) | 1986-08-20 | 1986-08-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6335103U true JPS6335103U (ja) | 1988-03-07 |
Family
ID=31022053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12736886U Pending JPS6335103U (ja) | 1986-08-20 | 1986-08-20 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6335103U (ja) |
-
1986
- 1986-08-20 JP JP12736886U patent/JPS6335103U/ja active Pending