JPS61147356A - メモリモジユ−ルの試験装置 - Google Patents
メモリモジユ−ルの試験装置Info
- Publication number
- JPS61147356A JPS61147356A JP59269466A JP26946684A JPS61147356A JP S61147356 A JPS61147356 A JP S61147356A JP 59269466 A JP59269466 A JP 59269466A JP 26946684 A JP26946684 A JP 26946684A JP S61147356 A JPS61147356 A JP S61147356A
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- JP
- Japan
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- memory
- circuit
- data
- memory module
- tester
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、同一パッケージ内に複数のマスクＲＯＭチッ
プを搭載したメモリモジュールの不良なメモリセルの位
置を特定するメモリモジュールの試験装置に関する。
プを搭載したメモリモジュールの不良なメモリセルの位
置を特定するメモリモジュールの試験装置に関する。
［発明の技術的背１］
従来から、メモリの試験（ファンクションテスト）を行
なう場合には、メモリテスタと呼ばれる装置が用いられ
ている。
なう場合には、メモリテスタと呼ばれる装置が用いられ
ている。
試験の方法としては、まず試験されるメモリ（以下、Ｄ
Ｕ Ｔ ： Ｄｅｖｉｃｅ Ｕ ｎｄｅｒ Ｔｅ５
ｔと称する）をメモリテスタに装着し、このＯＵＴとメ
モリテスタ内のフェイル解析メモリと呼ばれるメモリと
に基準データ（以下、マスクデータと称する）を書込み
、次にフェイル解析メモリとＤＵＴとを同時にアクセス
し、フェイル解析メモリとＣＵＴとの読出しデータの一
致、不一致の状態からＯＵＴの不良なメモリセルの具体
的な位置を判断するのが一般的である。
Ｕ Ｔ ： Ｄｅｖｉｃｅ Ｕ ｎｄｅｒ Ｔｅ５
ｔと称する）をメモリテスタに装着し、このＯＵＴとメ
モリテスタ内のフェイル解析メモリと呼ばれるメモリと
に基準データ（以下、マスクデータと称する）を書込み
、次にフェイル解析メモリとＤＵＴとを同時にアクセス
し、フェイル解析メモリとＣＵＴとの読出しデータの一
致、不一致の状態からＯＵＴの不良なメモリセルの具体
的な位置を判断するのが一般的である。
第３図は従来のメモリテスタの構成を示すブロック図で
ある。
ある。
なお通常、メモリテスタはダイナミックＲＡＭ。
スタティックＲＡＭを始めとしてマスクＲＯＭ。
ＵＶ−ＥＰＲＯＭ等、各種のメモリの試験を行なうこと
ができ、上述したようにフェイル解析メモリにマスタデ
ータを書込み、ＤｔＪＴとフェイル解析メモリとの対応
するメモリセルから同時にデータを読出して両データを
比較するように構成されている。
ができ、上述したようにフェイル解析メモリにマスタデ
ータを書込み、ＤｔＪＴとフェイル解析メモリとの対応
するメモリセルから同時にデータを読出して両データを
比較するように構成されている。
同図において１は各部を制御するテストプロセッサ、２
は試験の際にアドレスやデータパターン、リード／ライ
ト信号等を発生するパターン発生部、３はＤｔＪＴの不
良メモリセルの具体的な位置を記憶するとともにマスク
データが一時的に書込まれるフェイル解析メモリ、４は
クロックタイミング信号等を発生するタイミングパルス
発生回路、５は比較データレジスタやフェイルレジスタ
を有するセンスロジック回路、６は多数の波形モードを
発生するフォーマツタ、７はＣＵＴ９の出力信号を設定
値の「Ｈレベル」、「Ｌレベル」について比較するコン
パレータ、８はＣＵＴ９に対する出力信号を所定の振幅
レベルに整形するドライバ、１０はＣＵＴ９に動作電圧
を印加するプログラム電源である。なｌ３１１はＤｔＪ
Ｔ９のＤＣテストを行なう際に可変ＤＣを発生するＤＣ
Ｃスス回路である。
は試験の際にアドレスやデータパターン、リード／ライ
ト信号等を発生するパターン発生部、３はＤｔＪＴの不
良メモリセルの具体的な位置を記憶するとともにマスク
データが一時的に書込まれるフェイル解析メモリ、４は
クロックタイミング信号等を発生するタイミングパルス
発生回路、５は比較データレジスタやフェイルレジスタ
を有するセンスロジック回路、６は多数の波形モードを
発生するフォーマツタ、７はＣＵＴ９の出力信号を設定
値の「Ｈレベル」、「Ｌレベル」について比較するコン
パレータ、８はＣＵＴ９に対する出力信号を所定の振幅
レベルに整形するドライバ、１０はＣＵＴ９に動作電圧
を印加するプログラム電源である。なｌ３１１はＤｔＪ
Ｔ９のＤＣテストを行なう際に可変ＤＣを発生するＤＣ
Ｃスス回路である。
一般的な試験を行なうにあたっては、まずパターン発生
部２によりアドレス、データパターン、リード／ライト
信号を発生させ、フォーマツタ６を介してドライバ８に
よりＣＵＴ９にデータを書込む。
部２によりアドレス、データパターン、リード／ライト
信号を発生させ、フォーマツタ６を介してドライバ８に
よりＣＵＴ９にデータを書込む。
次にＣＵＴ９をアクセスしてＤｔＪＴ９のコンパレータ
７を経たデータをセンスロジック６に入力し、センスロ
ジック６内に構成される比較回路によりパターン発生部
２からの期待値データと比較し一１ＤＵＴ９の読出デー
タの合否を判定するとともにセンスロジック内の７エイ
ルレジスタを経てフェイル解析メモリに合否データを記
憶させる。
７を経たデータをセンスロジック６に入力し、センスロ
ジック６内に構成される比較回路によりパターン発生部
２からの期待値データと比較し一１ＤＵＴ９の読出デー
タの合否を判定するとともにセンスロジック内の７エイ
ルレジスタを経てフェイル解析メモリに合否データを記
憶させる。
ところで、このようなメモリテスタを用いて、データが
予め書込まれているマスクＲＯＭの試験を行なう場合に
は、マスクＲＯＭに書込まれているはずのデータをフロ
ッピーディスクあるいはカセットテープに記憶させてお
き、このデータをマ ・スタデータとしてフェイル解析
メモリ３に書込み、ＣＵＴ （マスクＲＯＭ）９とフェ
イル解析メモリ３とを同時にアクセスし、ＤｔＪＴ９、
フェイル解析メモリそれぞれから読出されるデータをセ
ンスロジック６により比較し、不良なメモリセルの具体
的な位置を特定するという方法が行なわれている。
予め書込まれているマスクＲＯＭの試験を行なう場合に
は、マスクＲＯＭに書込まれているはずのデータをフロ
ッピーディスクあるいはカセットテープに記憶させてお
き、このデータをマ ・スタデータとしてフェイル解析
メモリ３に書込み、ＣＵＴ （マスクＲＯＭ）９とフェ
イル解析メモリ３とを同時にアクセスし、ＤｔＪＴ９、
フェイル解析メモリそれぞれから読出されるデータをセ
ンスロジック６により比較し、不良なメモリセルの具体
的な位置を特定するという方法が行なわれている。
［背景技術の問題点コ
しかしながら、上述したようなメモリテスタにおけるフ
ェイル解析メモリは、試験を迅速に進めるために高速型
のバイポーラメモリから構成されており、記憶容量が比
較的少ないので、ＣＵＴ９がマスクＲＯＭチップを複数
個搭載した大容量のメモリモジュールである場合には、
メモリモジュールに書込まれているはずのデータを一度
にフェイル解析メモリ３に書込むことはできない。
ェイル解析メモリは、試験を迅速に進めるために高速型
のバイポーラメモリから構成されており、記憶容量が比
較的少ないので、ＣＵＴ９がマスクＲＯＭチップを複数
個搭載した大容量のメモリモジュールである場合には、
メモリモジュールに書込まれているはずのデータを一度
にフェイル解析メモリ３に書込むことはできない。
このため、メモリモジュールに書込まれているはずの全
データが書込まれたフロッピーディスクあるいはカセッ
トから部分的にデータを読出してフェイル解析メモリに
書込み、部分ごとに試験を行なうという方法が行われて
いるが、フロッピーディスクやカセットテープからデー
タを読出す場合には、ある程度の読出しＲ間が必要にな
るので、試験に要する時間が長くなるという問題があっ
た。
データが書込まれたフロッピーディスクあるいはカセッ
トから部分的にデータを読出してフェイル解析メモリに
書込み、部分ごとに試験を行なうという方法が行われて
いるが、フロッピーディスクやカセットテープからデー
タを読出す場合には、ある程度の読出しＲ間が必要にな
るので、試験に要する時間が長くなるという問題があっ
た。
ここでフェイル解析メモリの容量を大きくすることが考
えられるが、先に述べたようにフェイル解析メモリは、
高速型のバイポーラメモリから構成されているので価格
が高く、増設するには相当の費用が必要になってしまう
という問題がある。
えられるが、先に述べたようにフェイル解析メモリは、
高速型のバイポーラメモリから構成されているので価格
が高く、増設するには相当の費用が必要になってしまう
という問題がある。
［発明の目的］
本発明は上述したような従来の事情によりなされたもや
で、同一パッケージ内に複数個のマスクＲＯＭチップを
搭載したメモリモジュールの試験を、迅速にしかも高額
な設備投資を伴うことなく行なうことができるメモリモ
ジュールの試験装置の提供を目的としている。
で、同一パッケージ内に複数個のマスクＲＯＭチップを
搭載したメモリモジュールの試験を、迅速にしかも高額
な設備投資を伴うことなく行なうことができるメモリモ
ジュールの試験装置の提供を目的としている。
［発明の概要］
すなわち本発明のメモリモジュールの試験装置は、同一
パッケージ内に複数のマスクＲＯＭチップを搭載した試
験されるべきメモリモジュールのメモリセル群とそれぞ
れ対応するメモリセル群を有し、各メモリセルに対応す
るデータが書込まれたリファレンスメモリ回路と、入力
される２つのデータを比較してその一致、不一致を示す
論理信号を出力する比較回路と、前記メモリモジュール
および前記リファレンスメモリ回路のそれぞれ対応する
メモリセルのデータを順に読出し、前記比較回路に入力
させる一方、前記比較回路の出力する論理信号を入力し
て前記メモリモジュールにおける不良なメモリセルの位
置を判断する解析手段とから構成されていることを特徴
としている。
パッケージ内に複数のマスクＲＯＭチップを搭載した試
験されるべきメモリモジュールのメモリセル群とそれぞ
れ対応するメモリセル群を有し、各メモリセルに対応す
るデータが書込まれたリファレンスメモリ回路と、入力
される２つのデータを比較してその一致、不一致を示す
論理信号を出力する比較回路と、前記メモリモジュール
および前記リファレンスメモリ回路のそれぞれ対応する
メモリセルのデータを順に読出し、前記比較回路に入力
させる一方、前記比較回路の出力する論理信号を入力し
て前記メモリモジュールにおける不良なメモリセルの位
置を判断する解析手段とから構成されていることを特徴
としている。
［発明の実施例］
以下本発明の実施例の詳細を図面に基づいて説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
同図において１２は少なくともフェイル解析メモリと、
データ読出しおよび自込み用ドライブ回路と、センスロ
ジック回路および比較回路とを備えた市販のメモリテス
タ、１３は同一のパッケージ内に複数のマスクＲＯＭチ
ップを搭載したメモリモジュールであるＣＵＴ、１４は
ＤＵＴｌ３のメモリセル群とそれぞれ対応するメモリセ
ル群を有し、各メモリセルに対応するデータが書込まれ
たリファレンス回路、１５はＤｔＪＴ１３およびリファ
レンス回路１４から読出されたデータを一時的に保持す
るラッチ回路、１６はＤＬＩＴＩ ３から読出されたデ
ータとリファレンス回路１４から読出されたデータとを
比較して両データが一致するか否かを検出し、比較結果
を示す論理信号Ｄ１を出力してメモリテスタ１２に入力
する比較回路である。
データ読出しおよび自込み用ドライブ回路と、センスロ
ジック回路および比較回路とを備えた市販のメモリテス
タ、１３は同一のパッケージ内に複数のマスクＲＯＭチ
ップを搭載したメモリモジュールであるＣＵＴ、１４は
ＤＵＴｌ３のメモリセル群とそれぞれ対応するメモリセ
ル群を有し、各メモリセルに対応するデータが書込まれ
たリファレンス回路、１５はＤｔＪＴ１３およびリファ
レンス回路１４から読出されたデータを一時的に保持す
るラッチ回路、１６はＤＬＩＴＩ ３から読出されたデ
ータとリファレンス回路１４から読出されたデータとを
比較して両データが一致するか否かを検出し、比較結果
を示す論理信号Ｄ１を出力してメモリテスタ１２に入力
する比較回路である。
リファレンス回路１４は、上述したようにＤＬＩＴ１３
と同じ機能および同じ記憶内容をもつ回路であり、例え
ばマスクＲＯＭチップを内蔵したＤＩＰを、コンデンサ
素子や抵抗素子と共にプリント基板上に複数個実装して
構成したものである。
と同じ機能および同じ記憶内容をもつ回路であり、例え
ばマスクＲＯＭチップを内蔵したＤＩＰを、コンデンサ
素子や抵抗素子と共にプリント基板上に複数個実装して
構成したものである。
なおリファレンス回路の各メモリのメモリセルは、全て
正常であることが予め確認されている。
正常であることが予め確認されている。
試験をするにあたっては、まずメモリテスタ１２からＤ
ＵＴｌ ３およびリファレンス回路１４に共通のアドレ
ス信号Ａ、コントロール信号Ｃおよび電源■を出力し、
ＤＵＴｌ３およびリファレンス回路１４の対応するメモ
リセルからそれぞれデータを読出し、ラッチ回路１５を
介して比較回路１６に入力する。
ＵＴｌ ３およびリファレンス回路１４に共通のアドレ
ス信号Ａ、コントロール信号Ｃおよび電源■を出力し、
ＤＵＴｌ３およびリファレンス回路１４の対応するメモ
リセルからそれぞれデータを読出し、ラッチ回路１５を
介して比較回路１６に入力する。
このときデータが一組ごとに比較されて比較結果を示す
論理信号Ｄ１が次々にメモリテスタ１２に入力されるよ
うに、メモリテスタ１２からラッチ回路１５に対してス
トローブ信号Ｓが出力される。
論理信号Ｄ１が次々にメモリテスタ１２に入力されるよ
うに、メモリテスタ１２からラッチ回路１５に対してス
トローブ信号Ｓが出力される。
そして論理信ｍＤ＋は、見掛は上のＤｔＪＴ１３の読出
しデータとしてメモリテスタ１２のコンパレータ７（前
出）の一方の入力信号にされる。
しデータとしてメモリテスタ１２のコンパレータ７（前
出）の一方の入力信号にされる。
ここでＤＵＴｌ３とリファレンス回路１４との読出しデ
ータが一致していた場合に、比較回路１６から「Ｌレベ
ル」の論理信号Ｄ１が出力され、一致していなかった場
合には、「Ｈレベル」の論理信号Ｄ１が出力されるよう
にしておく一方、パターン発生部２（前出）からの書込
みデータを予めすべて「Ｌレベル」にしておく。これに
よりリファレンス回路１４とＤＵＴｌ３の読出しデータ
が一致せず、比較回路１６から「Ｈレベル」の論理信号
Ｄ１が出力された場合には、書込データ「Ｌレベル」と
一致しないので、これがセンスロジック回路５に入力さ
れるとＤＵＴＩ ３の不良なメモリセルの位置が特定さ
れる。
ータが一致していた場合に、比較回路１６から「Ｌレベ
ル」の論理信号Ｄ１が出力され、一致していなかった場
合には、「Ｈレベル」の論理信号Ｄ１が出力されるよう
にしておく一方、パターン発生部２（前出）からの書込
みデータを予めすべて「Ｌレベル」にしておく。これに
よりリファレンス回路１４とＤＵＴｌ３の読出しデータ
が一致せず、比較回路１６から「Ｈレベル」の論理信号
Ｄ１が出力された場合には、書込データ「Ｌレベル」と
一致しないので、これがセンスロジック回路５に入力さ
れるとＤＵＴＩ ３の不良なメモリセルの位置が特定さ
れる。
すなわち、見掛は上はメモリテスタ１２が書込みデータ
「Ｌレベル」、読出しデータ「Ｌレベル」をメモリセル
が正常な場合の基準としてテストを行なっていることに
なる。なお「Ｌレベル」と「Ｈレベル」の対応が逆の場
合も全く同様である。
「Ｌレベル」、読出しデータ「Ｌレベル」をメモリセル
が正常な場合の基準としてテストを行なっていることに
なる。なお「Ｌレベル」と「Ｈレベル」の対応が逆の場
合も全く同様である。
以上説明したように本実施例のメモリモジュールの試験
装置は、市販のメモリテスタをそのまま用い、リファレ
ンス回路とＤＬＩＴとの読出しデータを比較してＤｔＪ
Ｔのメモリセルにおけるトラブル発生位置を特定するの
で、フェイル解析メモリの記憶言漏にかかわりなく大容
量のメモリモジュールの試験を行なうことができる。
装置は、市販のメモリテスタをそのまま用い、リファレ
ンス回路とＤＬＩＴとの読出しデータを比較してＤｔＪ
Ｔのメモリセルにおけるトラブル発生位置を特定するの
で、フェイル解析メモリの記憶言漏にかかわりなく大容
量のメモリモジュールの試験を行なうことができる。
第２図は本発明の他の実施例を示すブロック図である。
同図において１７は先に述べた実施例と同様に少なくと
もフェイル解析メモリと、データ読出しおよび書込み用
ドライブ回路と、センスロジック回路および比較回路と
を備えた市販のメモリテスタ、１８はマスクＲＯＭチッ
プを複数備えた大容量のメモリモジュールであるＣＵＴ
、１９は０ＵＴ１８と同じ機能および同じ記憶内容をも
つリファレンス回路、２ｏは比較回路、２１は後述する
コントロール回路である。
もフェイル解析メモリと、データ読出しおよび書込み用
ドライブ回路と、センスロジック回路および比較回路と
を備えた市販のメモリテスタ、１８はマスクＲＯＭチッ
プを複数備えた大容量のメモリモジュールであるＣＵＴ
、１９は０ＵＴ１８と同じ機能および同じ記憶内容をも
つリファレンス回路、２ｏは比較回路、２１は後述する
コントロール回路である。
この実施例のメモリモジュールの試験装置は、先に述べ
た第１の実施例と同様にメモリテスタ１７から出力され
るアドレス信号Ａが共通にＤＵＴ１８およびリファレン
ス回路１９に入力されるようにされているが、ＤＵＴｌ
８側のコントロール信号Ｃ′は０ＵＴ１８の航段にお
いてコントロール回路２１に入力されＤＵＴｌ ８への
入力が制御されるようにされている。
た第１の実施例と同様にメモリテスタ１７から出力され
るアドレス信号Ａが共通にＤＵＴ１８およびリファレン
ス回路１９に入力されるようにされているが、ＤＵＴｌ
８側のコントロール信号Ｃ′は０ＵＴ１８の航段にお
いてコントロール回路２１に入力されＤＵＴｌ ８への
入力が制御されるようにされている。
また、ＤＬＪＴ１８およびリファレンス回路１９に入力
される電源■１および■２はメモリテスタ１７の別系統
から出力され、メモリテスタ１７から出力されるストロ
ーブ信号Ｓは、直接比較回路２０に入力されるようにさ
れている。
される電源■１および■２はメモリテスタ１７の別系統
から出力され、メモリテスタ１７から出力されるストロ
ーブ信号Ｓは、直接比較回路２０に入力されるようにさ
れている。
このような構成にすると、０ＵＴ１８のアクセスタイミ
ングおよび供給電圧を可変することができるので、リフ
ァレンス回路１９への供給電圧を標準の５■に安定させ
ておけば、ＤＵＴＩ ｓのファンクションテストと共に
動作マージンテストも行なうことができる。
ングおよび供給電圧を可変することができるので、リフ
ァレンス回路１９への供給電圧を標準の５■に安定させ
ておけば、ＤＵＴＩ ｓのファンクションテストと共に
動作マージンテストも行なうことができる。
［発明の効果］
以上説明したように本発明のメモリモジュールの試験装
置は、市販のメモリテスタをそのまま用い、リファレン
ス回路とＯＵＴとの読出しデータの比較によりＤＵＴの
メモリセルにおけるトラブル発生位置を特定するので、
メモリモジュールの試験を、迅速にしかも高額な設備投
資を伴うことなく行なうことができる。
置は、市販のメモリテスタをそのまま用い、リファレン
ス回路とＯＵＴとの読出しデータの比較によりＤＵＴの
メモリセルにおけるトラブル発生位置を特定するので、
メモリモジュールの試験を、迅速にしかも高額な設備投
資を伴うことなく行なうことができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の他の実施例の構成を示すブロック図、第
３図は一般的なメモリテスタの内部構成を示すブロック
図である。 ３・・・・・・・・・・・・フェイル解析メモリ５・・
・・・・・・・・・・センス６９７９回路７．１６．２
０・・・比較回路 ９．１３．１８・・・ＤＵＴ １２．１７・・・メモリテスタ １４．１９・・・リファレンス回路 １５・・・・・・・・・・・・ラッチ回路２１・・・・
・・・・・・・・コントロール回路代理人弁理士
須 山 佐 − 第１図 第２図
２図は本発明の他の実施例の構成を示すブロック図、第
３図は一般的なメモリテスタの内部構成を示すブロック
図である。 ３・・・・・・・・・・・・フェイル解析メモリ５・・
・・・・・・・・・・センス６９７９回路７．１６．２
０・・・比較回路 ９．１３．１８・・・ＤＵＴ １２．１７・・・メモリテスタ １４．１９・・・リファレンス回路 １５・・・・・・・・・・・・ラッチ回路２１・・・・
・・・・・・・・コントロール回路代理人弁理士
須 山 佐 − 第１図 第２図
Claims (2)
- （１）同一パッケージ内に複数のマスクＲＯＭチップを
搭載した試験されるべきメモリモジュールのメモリセル
群とそれぞれ対応するメモリセル群を有し、各メモリセ
ルに対応するデータが書込まれたリファレンスメモリ回
路と、入力される２つのデータを比較してその一致、不
一致を示す論理信号を出力する比較回路と、前記メモリ
モジュールおよび前記リファレンスメモリ回路のそれぞ
れ対応するメモリセルのデータを順に読出し、前記比較
回路に入力させる一方、前記比較回路の出力する論理信
号を入力して前記メモリモジュールにおける不良なメモ
リセルの位置を判断する解析手段とから構成されている
ことを特徴とするメモリモジュールの試験装置。 - （２）解析手段が、少なくともフェイル解析メモリと、
データ読出し、書込み用ドライブ回路と、センスロジッ
ク回路、およびデータ比較回路とを備えた、いわゆるメ
モリテスタである特許請求の範囲第１項記載のメモリモ
ジュールの試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269466A JPS61147356A (ja) | 1984-12-20 | 1984-12-20 | メモリモジユ−ルの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269466A JPS61147356A (ja) | 1984-12-20 | 1984-12-20 | メモリモジユ−ルの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147356A true JPS61147356A (ja) | 1986-07-05 |
Family
ID=17472823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269466A Pending JPS61147356A (ja) | 1984-12-20 | 1984-12-20 | メモリモジユ−ルの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993015462A1 (en) * | 1992-02-03 | 1993-08-05 | Advantest Corporation | Memory tester |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472924A (en) * | 1977-11-24 | 1979-06-11 | Hitachi Ltd | Semiconductor memory inspection equipment |
| JPS55108999A (en) * | 1979-02-14 | 1980-08-21 | Nec Corp | Check method of ic memory |
-
1984
- 1984-12-20 JP JP59269466A patent/JPS61147356A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472924A (en) * | 1977-11-24 | 1979-06-11 | Hitachi Ltd | Semiconductor memory inspection equipment |
| JPS55108999A (en) * | 1979-02-14 | 1980-08-21 | Nec Corp | Check method of ic memory |
Cited By (2)
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|---|---|---|---|---|
| WO1993015462A1 (en) * | 1992-02-03 | 1993-08-05 | Advantest Corporation | Memory tester |
| US5481671A (en) * | 1992-02-03 | 1996-01-02 | Advantest Corporation | Memory testing device for multiported DRAMs |
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