JPS61144194A - スイツチング路をダイナミツクに割当てる方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の産業分野］ この発明は、スイッチング路を設定する方法および装置
に関するものであり、特に、通路が情報源と送り先に対
してダイナミックに割当てられる方法および装置に関す
るものである。

［先行技術〕 現代の通信およびデータシステムにおいては、システム
中の種々の点の間で情報を迅速、かつ効率よく伝送する
ことが必要である。そのようなシステムはある種の技術
ではしばしばポートと呼ばれる複数の点の間で音声、デ
ータその他の形式の情報を通信することができる。その
ようなシステムの多くはシステムの種々のポートを選択
的に接続するスイッチを使用する必要がある。現代のシ
ステムではシステムの必要性および指令に応じて複数の
ポート間通路のスイッチをダイナミックに設定および破
断する能力を持つことが必要である。

ＰＣＭおよびＴＤＭ技術を使用するシステムにおいては
、ポート間のスイッチングはポートからポートへの空間
的スイッチングと、１以上のポートのチャンネル間の時
間的スイッチングの両者が含まれる。したがって、それ
ぞれ３２チヤンネルを有する８（１Ｍのポートを持つシ
ステムにおいては、スイッチ路のダイナミックな割当て
を要求することのできる２５６の情報源および送り先が
ある。

〔発明の解決すべき問題点］ この発明の目的は、上記の必要性を満足させるようなダ
イナミックなスイッチを提供することである。

この発明の別の目的は、複数のスイッチ路を有する装置
を提供することである。

この発明の別の目的は、複数の情報源および送り先の間
の通路を設定するための方法および装置を提供すること
である。

この発明のさらに別の目的は、複数の情報源および送り
先の間の通路をダイナミックに設定するための方法およ
び装置を提供することである。

この発明のさらに別の目的は、通信システムのポート間
で情報をスイッチングするための方法および装置を提供
することである。

この発明のさらに別の目的は、通信システムの任意のポ
ートおよびチャンネルと他のポートおよびチャンネルと
の間で情報をスイッチングするための、同じポートの２
個のチャンネル間の接続を与える能力を備えた方法およ
び装置を提供することである。

この発明の別の目的は、ポートおよびチャンネルの間で
ダイナミックにスイッチ路を設定することである。

この発明の別の目的は、外部指令に応答してダイナミッ
クにスイッチ路を設定することである。

［問題点を解決すのための手段］ これらの目的は、ＣＡＭ／ＲＡＭ／ＣＡＭメモリアレイ
を使用したすぐれた構成によりアドレスにより特定され
た点間でスイッチ路をダイナミックに設定することによ
づて達成される。メモリアレイは２１１のＣＡＭ部分と
１１のＲＡＭ部分とによって構成される。メモリアレイ
はメモリワードを構成し、それにおいてワードの各ＣＡ
Ｍ部分はワードのＲＡＭ部分をアクセスするためのアド
レスを蓄積する。各ワードはスイッチ路を設定する。

情報源（ソース）である点のアドレスは情報源ＣＡＭと
呼ばれる一つのＣＡＭに入力されることができ、一方、
情報の送り先である点のアドレスは送り先ＣＡＭと呼ば
れる他のＣＡＭに入力される。情報源の点に到着した情
報は情報源アドレスによって特定されたメモリワードの
ＲＡＭ部分中に書込まれる。情報はその後ＣＡＭワード
中に入力した送り先アドレスによって特定された送り光
点に読出される。ＣＡＭ中の情報源および送り先アドレ
スは所要のスイッチ路を与えるようにダイナミックに割
当てられおよび割当てられないようにされることができ
る。

この発明は、その最も基本的な形態においては情報源お
よび送り先アドレスＣＡＭ中に入力されるアドレスによ
って特定された点を接続するための複数のスイッチ路を
与える。その最も強力な形態では、この発明は、複数の
点間のスイッチ路のダイナミックな割当ておよび不割当
てを許容することによって大きな柔軟性を与える。

［発明の実施例］ 第１図は、この発明によって構成されたＣＡＭ−ＲＡＭ
−ＣＡＭスイッチの１実施例のブロック図である。この
スイッチはポート１〜Ｎの間の選択されたスイッチ路を
与えるように設計されている。このスイッチは、所望の
スイッチ路の全てに適応するに充分な数の複数のワード
１２を蓄積するためのＣＡＭ／ＲＡＭ／ＣＡＭメモリア
レイ１０を備えている。このメモリアレイ１０は情報源
アドレスＣＡＭ部分１４、送り先アドレスＣＡＭ部分１
６およびデータＲＡＭ部分１８を含んでいる。ＣＡＭ部
分は各ポートのアドレスがそこに蓄積されることができ
るように充分な数のビットを蓄積することができる。デ
ータＲＡＭ部分１８は、あるポートがアドレスされると
きにスイッチングされるべきボリュームのデータを蓄積
することができるように充分な数のビットを蓄積するこ
とができなければならない。マルチプレクサ／デマルチ
プレクサ（以下単にマルチプレクサという）２０はポー
ト１〜ＮとデータＲＡ　Ｍ　１８との門に接続されてい
る。

カウンタ２２はモジュロ２Ｎをカウントし、マルチプレ
クサ２０を駆動し、また情報源アドレスＣＡＭ部分１４
および送り先アドレスＣＡＭ部分１６をアドレスするた
めに使用される。

選択されたスイッチ路を設定するために、情報源ポート
のアドレスは情報源アドレスＣＡＭ部分１４に入力され
る。ポートが情報源として機能するとき、ポート１〜Ｎ
に割当てられたアドレスはカウンタ出力１〜Ｎである。

同じポートはカウンタ出力Ｎ＋１〜２Ｎに対応する送り
先アドレスを与えられる。送り先アドレスは送り先が接
続されるべき情報源アドレスを含んでいるワード中の送
り先アドレスＣＡＭ部分１６中に入力される。

動作において、カウンタ２２はマルチプレクサ２０を駆
動するので、ポート１〜Ｎを通ってポート１〜Ｎに対応
するアドレスは情報源アドレスＣＡＭ部分１４および送
り先アドレスＣＡＭ部分１６の両者に与えられる。しか
しながら、アドレス１〜Ｎは情報源アドレスＣＡＭ部分
１４に入力されるのみである。情報源アドレスＣＡＭ部
分１４に蓄積されたこのカウンタアドレスを有するワー
ドは、ワードのＲＡＭ部分１８がアドレスされたポート
において与えられ多重化された任意のデータをＲＡＭに
書込むことができるように付勢する。したがって、マル
チプレクサ２０がポート１〜Ｎを循環するので、あるポ
ートに与えられたデータは情報源アドレスＣＡＭ部分１
４中のポートアドレスを有するＲＡＭのワード中に書込
まれる。マルチプレクサ２０は再びポート１〜Ｎを循環
するので、カウンタは送り先アドレスＮ＋１〜２Ｎを送
り先アドレスＣＡＭ部分１６に与える。あるアドレスが
送り先アドレスＣＡＭ部分１６に与えられると、アドレ
スが現われるワードラインは付勢され、それ故そのワー
ドに対するＲＡＭ部分１８中のデータがエネーブルにさ
れ、アドレスされたポートに接続するためにマルチプレ
クサ２０に対して読出される。

このようにして、この発明は、複数の選択されたスイッ
チ路を与えるスイッチとしてＣＡＭ／ＲＡＭ／ＣＡＭメ
モリアレイを使用する。また第１図の実施例においては
、一つの情報源ポートは複数の送り先ポートに接続でき
ることが期待される。さらに、単一ポートが情報源と送
り先の両者であることができ、それにおいて遅延を有す
るループバックが与えられ、その遅延の程度は選択され
たチャンネルに依存する。

第２図にはこの発明の１実施例の詳細なブロック図が示
されている。ＣＡＭ／ＲＡＭ／ＣＡＭ型メモリアレイは
複数のワードを有するものとして示されている。ワード
の数は使用されるべきシステムのための全ての必要なス
イッチ路を形成するに充分なものでなければならない。

例えばアレイは７２ワードを設けることができる。情報
源ＣＡＭ部分３８および送り先ＣＡＭ部分４８はそれぞ
れ８ビツトを有し、一方データＲＡＭ部分２４は１６ビ
ツトを有している。第２図はビットラインで論理回路に
接続されたただ１ワードだけに対するＣＡＭ／ＲＡＭ／
ＣＡＭセルを示している。前述の７２ワードのような任
意の数のワードが設けられてもよい。

データＲＡＭ部分２４は複数のＲＡＭセル２６を有し、
それらは第３図に示し、以下説明するように構成されて
いる。アレイ中の各ワードに対してワード線２８が設け
られ、それはワード中の全てのＲＡＭセル２６をエネー
ブルにするために使用される。ＲＡＭメモリの各セルに
対してビット線ＢＬおよびＢＬが設けられる。ビット線
は全部のワードを横切って延在し、特定のピット位置に
対応する全てのデータＲＡＭセル２６に接続されている
。

ビット線は読取り、書込み論理回路３０に接続され、そ
の詳細も第３図に示され、以下説明するような構成であ
る。読取り、書込み論理回路３０は並列ＴＤＭデータバ
ス３２によってポート３４で表わされている複数の情報
源および送り先に選択的に接続される。

ポート３４はこの発明が使用される特定のシステムに応
じて多くの形態を採ることができる。ポート３４は直列
入力または並列入力を採用することができるが、ＴＤＭ
データバス３２のピットに対応した並列出力を有してい
なければならない。システムからポート３４に受信され
たデータはＴＤＭデータバス３２の線に伝送するために
並列１６ビツトバツフア中に蓄積されてもよい。ポート
３４はマスターカウンタ３６からの信号によって適当な
時間に個々にストローブされる。マスターカウンタ３６
は入力３７に受信されたクロック信号によって駆動され
る。クロック信号は使用するシステムの信号源から出力
されることもできる。ストローブされるとポートはその
ポートに割当てられた適当な時間にデータをそのバッフ
１からＴＤＭデータバス３２に出力する。ポートはそれ
ぞれ複数のチャンネルを有するフレーム中で伝送される
ＰＣＭ信号を受信することができる。そのような場合に
ポート中の各チャンネルに対して一つのアドレスとして
いくつかのアドレスが各ポートに割当てられる。

メモリアレイは第４図の概略図に示された以下説明する
ような構造の複数のＣＡＭセル４０を有する情報１１ｃ
ＡＭ部分３８を備えている。情報源ＣＡＭ部分３８は各
ワードに対して８ビツトの情報源アドレスを蓄積するた
めの８個のセルを備えている。各ＣＡＭセル４０はピッ
トＩＢＬおよびＢＬを備え、それらは全てのワードを横
切って延在し、情報源バスインターフェイス論理回路４
２に接続され、その情報源バスインターフェイス論理回
路４２は第４図に示すように構成された各ビット線対に
対する論理回路を備えている。

情報源バスインターフェイス論理回路４２は情報源アド
レスバス４４に接続され、これら情報源アドレスバス４
４は情報源アドレス回路４６に接続されている。情報源
アドレス回路４６は情報源アドレスを与え、蓄積するた
めの複数のカウンタおよびレジスタを備えている。情報
源アドレス回路４６は入力４７を備え、それを通って情
報源アドレスが使用システムから指令レジスタおよび制
御論理回路４９を通って入力することができる。情報源
アドレス回路４６はマスターカウンタ３６からの信号お
よびタイミング制御論理回路５６からの情報源アドレス
選択信号（８８ＡＤＤＲ）を受ける。これらの信号に応
答して、情報源アドレス回路４６は適当なタイムスロッ
ト中に特定のスウンタまたはレジスタから情報源アドレ
スバス４４に情報源アドレスを出力する。回路４６のカ
ウンタは各ポートと協同して特定の時間にそのポートに
ある特定のチャンネルに対応したアドレスをダイナミッ
クに変化させる。

送り先ＣＡＭ部分４８はワード当り８ビツトの送り先ア
ドレスを蓄積するため各ワードに対して８個のＣＡＭセ
ル４０で構成されている。ＣＡＭセル４０は第４図に示
されたような構成である。ＣＡＭセル４０は１対のビッ
ト線ＢＬおよびＢＬによって送り先バスインターフェイ
ス論理回路５０に接続されている。この論理回路５０は
各ＣＡＭセル４０のために第４図に示すような論理回路
を備えている。

送り先バスインターフェイス論理回路５０は送り先アド
レスバス５２に接続され、このバス５２は送り先アドレ
ス回路５４に接続されている。

送り先アドレス回路５４は送り先アドレスを与え、蓄積
するための複数のカウンタおよびレジスタを備えている
。送り先アドレス回路５４は入力５５を備え、それを通
って送り先アドレスが使用システムから命令レジスタお
よび制御論理回路４９を通って入力される。送り先アド
レス回路５４はマスターカウンタ３６からの信号および
タイミング制御論理回路５６からの送り先アドレス選択
信号 （ＳＤ　　ＡＤＤＲ）を受ける。これらの信鳥に応答し
て、送り先アドレス回路５４は特定のカウンタまたはレ
ジスタから送り先アドレスバス５２に送り先アドレスを
出力する。カウンタはそのポートに接続されているチャ
ンネルに対応したアドレスをダイナミックに変化させる
。

マスターカウンタ３６はまたタイミング制御論理回路５
６に接続され、この論理回路５６は適切な回路動作のた
めに適当な時間にタイミング制御信号を出力する。タイ
ミング制御信号は指令レジスタおよびＩＩＪＩＩＩ論理
回路４９に与えられ、そこにおいてそれらの信号は回路
４９によって受信された命令に従ってゲートされる。回
路４９からの各種の制御信号のタイミングは第７図乃至
第９図のタイミング図に示されている。回路４９は使用
するシステムから入力５７に指令を受信する。回路４９
はまた使用するシステムから入力５９に情報源アドレス
を受信し、入力６１に送り先アドレスを使用システムか
ら受信するように構成されている。この発明に使用され
る指令レジスタおよび制御論理回路は本出願人の別出願
に記載されているものを使用することができる。

第２図に示されたスイッチの動作を説明する。

情報源および送り先アドレスの番号はスイッチによって
接続されるべきポート３４によって与えられた情報源お
よび送り先のためにすでに情報源および送り先ＣＡＭに
入力されているものとする。情報源アドレス回路４６か
ら情報源アドレスバス４４上にアドレスが現われたとき
、情報源ＣＡＭ部分３８中のＣＡＭセル４０の全ては以
下説明するように比較機能を行なう。もしも、一つのワ
ードに対する蓄積されたアドレスの各ビットが情報源ア
ドレスバス４４上の各ビットと整合するならば、論理レ
ベル１出力が比較線５８に出力される。もしも特定ビッ
トのいずれか一つが比較されないならば、そのＣＡＭセ
ルは論理レベル０を出力し、全部の比較線５８を論理レ
ベル０に駆動する。

比較線５８はバッファ６０を介してデータＲＡＭのワー
ド線２８に接続されている。したがって、もしも、情報
源アドレスバス４４上の各ビットが情報源ＣＡＭ部分３
８中の蓄積されたワードアドレス比較されるならば、論
理レベル１がワード１２Ｂに出力され、それによってマ
スターカウンタ３６による情報源アドレス回路４６のス
トローブに続くタイムスロット中データＲＡＭセル２６
のそれぞれをエネーブルにする。この後続するタイムス
ロット中、マスターカウンタ３６は情報源アドレス回路
４６からストローブされたアドレスに対応する適当なポ
ート３４をストローブし、そこに含まれたデータをデー
タバス３２に出力させ、そのため並列データビットがエ
ネーブルにされたワードのデータＲＡＭセル２６へ書込
まれることができる。

同様に、マスターカウンタ３６はアドレスされた送り先
ポート３４をストローブする直前の適切なタイムスロッ
ト中に送り先アドレス回路５４をストローブし、そのた
め送り先アドレスビットが送り先ＣＡＭ部分４８のビッ
ト線に供給される。もしも、送り先アドレスバス５２に
与えられたアドレスが送り先ＣＡＭ部分４８のワード中
に蓄積されているならば、各ビットは比較され、論理レ
ベル１出力が比較４１６２に生じ、この比較ＪＩ６２は
バッフ？６４を介してワード線２８に論理レベル１を与
え、それによりアドレスされたワードのＲＡＭセル２６
をエネーブルにする。エネーブルにされたＲＡＭセル２
６に含まれていたデータは読取られ、送り先アドレスバ
ス５２上に出力されたアドレスに対応するストローブさ
れたポート３４と通信するためにＴＤＭデータバスに出
力される。

第３図にはメモリアレイのデータＲＡＭ部分２４に使用
される標準的なＲＡＭセル２６の簡単な回路図が示され
ている。本質的にはＲＡＭセル２６は標準的な接続のト
ランジスタ６６、６８．７０．７２よりなるメモリ部分
を備えている。トランジスタ６６、６８゜７０、７２よ
りなるＲＡＭセル２６はダイナミックＲＡＭを構成し、
それ故リフレッシュ手段が必要である。そのためトラン
ジスタ６７Ｉ３よび６９が設けられ、通常の方法でスタ
チックなＲＡＭを形成するように接続され、それによっ
てリフレッシュ手段の必要をなくしている。トランジス
タ６６および７０はＲＡＭセルをエネーブルにしてそれ
をビット線ＢＬおよびＢＬに接続するためにワード線２
８に接続されている。ビット線はメモリアレイの全ての
ワードを横切って延在し、メモリワードの特定のビット
に関係する全てのＲＡＭセル２６を接続する。第２図に
示すように、ビット線は読取り、書込み論理回路３０に
接続され、この論理回路３０各ピツト線対に対して第３
図に示した論理回路を備えている。この論理回路はピッ
ト線対に接続されたＲＡＭセルに対する書込みおよび読
取りの制御を行なう。

各ピット線対に対する読取り、書込み論理回路は、バス
からデータを受け、バスに蓄積されたデータを出力させ
るために並列ＴＤＭ　（時分割多重）データバス中の線
に接続するための端子１４を有する。端子７４はインバ
ータ７６に接続され、このインバータ７６の出力はトラ
ンジスタ７８を通ってビット線８Ｌに接続されている。

インバータ７６の出力はまた別のインバータ８０の入力
に接続され、そのインバータ８０の出力はトランジスタ
８２を通ってビット線ＢＬに接続されている。入力端子
８４はトランジスタ７８および８２に接続されてデータ
書込み信号ＤＷＲを受け、ＴＤＭデータバスからビット
線ＢＬおよびＢＬにデータが流れるようにする。入力端
子８４にデータ書込み信号ＤＷＲを与えることによって
書込み動作を開始させる前に、ビット線は端子９０に与
えられＲＡＭ予備充電信号ＰＲＧ　　ＲＡＭに応答する
トランジスタ８６および８８を通って予備充電すること
によって所定の条件を与えられる。端子９０の予備充電
信号はトランジスタ８６および８８をオンに切替えさせ
、■ＤＤ信号をビット線に与え、それを論理レベル１に
する。

予備充電動作後、データ書込み命令ＤＷＲが入力８４に
与えられ、それによってＴＤＭバス上のデータはビット
線に供給される。ビット線上のデータは、ワード線２８
を論理レベル１に駆動してトランジスタ６６および７０
をオンに切替え、データをＲＡＭセルに書込みできるよ
うにすることによってＲＡＭセル２６に蓄積される。ビ
ット線ＢＬおよびＢＬ上のデータはそれぞれノード１１
６および１２２に蓄積される。

ＲＡＭセルに蓄積されたデータを読取るために、読取り
、書込み論理回路３０は各ピット線対に対してビット線
ＢＬに接続されたトランジスタ９２を備えている。この
トランジスタ９２は入力端子９４に供給されるデータ読
取り信号ＤＲＤに応答する。トランジスタ９２はビット
線ＢＬをインバータ９６に接続し、このインバータ９６
の出力は端子７４に接続されてデータの読み出しを行な
う。ＲＡＭセル中に蓄積されていたデータを読取るため
に、ビット線８ＬおよびＢＬはトランジスタ８６および
８８を介して予備充電され、ワード線２８は論理レベル
１に駆動されてトランジスタ６６および７０が導通し、
ノード１１６および１２２に蓄積されていたデータをビ
ット線に出力し、データ読取り信号ＤＲＤが入力９４に
与えられてトランジスタ９２をオンに切替え、それによ
ってビット線ＢＬ上の信号をインバータ９６を通って端
子７４に出力させる。信号のタイミングは第７図に示さ
れている。

第４図には標準的なＣＡＭセル４０の回路が示されてい
る。このＣＡＭセル４０は第３図に示したものと同様な
ＲＡＭメモリ部分、比較部分および第３図に示した論理
回路とある程度類似しているがビット線放電回路が付加
されているバスインターフェイス論理回路を具備してい
る。第３図に示したものと対応し、同じ機能をする第４
図の部品は同じ符号を付されている。第４図のＣＡＭセ
ルは情報ＩＩＣＡＭセルとして記載されている。送り先
ＣＡＭセルは同様な構成であるが、第７図に示すように
異なったタイミングを持つ送り先ＣＡＭ制御信号を受け
る。

ＲＡＭメモリ部分はトランジスタ６６、６７、７０゜７
２を具備し、トランジスタ６６および７０はワード線９
８に接続され、このワード線９８は使用されるシステム
に応じて第３図に示したワード線２８と同じであっても
同じでなくてもいずれでもよい。ビット線に接続された
論理回路は並列信号源すなわち送り先アドレスバスの１
本の線に接続された端子１００を持っている。インバー
タ７６および８０は第３図に示したものと同様の機能を
行ない、トランジスタ７８および８２も同様である。入
力端子８４は便宜上２個の別々の端子８４として示され
ており、比較動作が行われるとき情報源書込み信号ＷＲ
８または比較情報源信号ＣＯＭＰ　　Ｓを受ける。トラ
ンジスタ８６および８８ならびに予備充電入力端子９０
は第３図に示したものと同様の機能を行ない、読取りま
たは書込みに先立ってＳＷ　　ＰＲＧ信号を受信したと
き論理レベル１に予備充電することによってビット線を
条件づけるために使用される。論理回路はさらにトラン
ジスタ１０２および１０４を備え、両者は比較動作先立
って入力端子１０６に供給されるＳＣＰＲＧ信号の受信
に応答する。書込み動作が行われるとき、ビット線は論
理レベル１に予備充電され、一方、比較動作が行われる
とき、ビット線はトランジスタ１０２および１０４を介
して接地電位に接続することによって論理レベルＯに放
電される。

ＲＡＭセルからの読取りは第３図に示したちのと本質的
に同一であり、トランジスタ９２、入力端子９４および
インバータ９６によって行われ、インバータ９６の出力
は端子１００に接続され、そこから蓄積されたデータが
読取られる。

比較回路は接地電位と比較線５ａとの間に直列に接続さ
れたトランジスタ１１０および１１２によって構成され
る。トランジスタ１１０はビット線ＢＬ上の信号に応答
し、一方トランジスタ１１２はＲＡＭセルのノード１１
６に蓄積された信号に応答する。

トランジスタ１１８および１２０は接地電位と比較線５
８との間に直列に接続され、トランジスタ１１８はビッ
ト線ＢＬ上の信号に応答し、一方トランジスタ１２０は
ＲＡＭセルのノード１２２に蓄積された信号に応答する
。トランジスタ１２４はｖＤＤと比較線５８との間に接
続され、比較動作に先立って比較線５８を論理レベル１
に予備充電するために入力端子１２６に供給される情報
源比較予備充電信号ＳＣＰＲＧに応答する。トランジス
タ１２４は本質的にはＣＡＭセルの一部ではなく、第４
図では単に説明の便宜上水されたものである。トランジ
スタ１２４のような予備充電トランジスタは第２図に記
載された各比較１１５８および６２に対しても要求され
る。

比較回路の目的は、情報源アドレスバスによって端子１
００に与えられたビットと、特定のビット線と関係する
ＣＡＭセルのＲＡＭ部分に蓄積されたピットとの比較を
行なうことである。比較動作を行なうに先立って、ビッ
ト線ＢＬおよびＢＬは入力端子１０６における信号ＳＣ
ＰＲＧによって論理レベル０まで放電される。同様に比
較線５８は信号ＳＣＰＲＧによって論理レベル１まで予
備充電される。もしも第４図に示されたＣＡＭセルが論
理レベル１を蓄積しているならば、ノード１１６はルベ
ルにあり、一方ノード１２２は０レベルにある。端子８
４における比較信号ＣＯＭＰ　　Ｓの受信において、論
理レベル１と仮定した端子１００における信号は論理レ
ベル１としてビット線ＢＬに与えられ、論理レベル０と
してビット線ＢＬに与えられる。この時、ワード線９８
は影響を受けず、論理レベルＯにある。そのためトラン
ジスタ６６および７０はオフのままである。トランジス
タ１１８はビット線ＢＬ上の論理レベル１によってオン
に切替えられ、一方、トランジスタ１２０はノード１２
２の論理レベル０によってオフに切替えられる。したが
って、トランジスタ１１８と１２０の直列接続は開路状
態である。トランジスタ１１０はビ　　　ゝット線ＢＬ
上の論理レベルＯによってオフに切替えられ、一方、ト
ランジスタ１１２はノード１１６の論理レベル１によっ
てオンに切替えられる。しかしながら、トランジスタ１
１０がオフであることによって、トランジスタ１１０と
１１２の直列接続は開路状態であり、論理レベル１に予
備充電された比較４１５８はそのままの状態であり、情
報源アドレスバス上の信号とＣＡＭセル中に蓄積された
データとの比較があることを示す。もしも、情報源アド
レスバスが端子１００に論理レベル０を与えるならば、
ビット線ＢＬは論理レベルＯにされ、一方ビット線ＢＬ
は論理レベル１にされる。したがって、トランジスタ１
１０は一方ビット線ＢＬの論理レベル１によってオンに
切替えられ、トランジスタ１１２はＲＡＭセルのノード
１１６に蓄積された論理レベル１によってオンに切替え
られ、それによって比較線５８を接地電位に接続し、比
較出力に論理レベルＯを出力する。論理レベル０がビッ
ト線ＢＬおよびノード１２２に生じることによりトラン
ジスタ１１８および１２０の両者はオフのままである。

したがって、比較線５８上の論理レベル０は情報源アド
レスバスとＣＡＭセル中に蓄積されたアドレスとの比較
がないことを示す。

第２図には各種のＣＡＭＡＭセル較出力がどのように比
較線５８および６２に接続されるかを示している。比較
線上に論理レベル０出力を与えるＣＡＭＡＭセル理レベ
ル０にその比較線を駆動することを理解すべきである。

それは予備充電された論理レベル１を接地電位まで放電
する作用を行なうからである。

第５図にはこの発明の１実施例の詳細なブロック図が示
されている。第５図の回路は第２図について前に説明し
たようにＣＡＭ／ＲＡＭ／ＣＡＭメモリアレイを備えて
いる。各ワードのためのデータビットを蓄積するための
、ＲＡＭ部分２４を有する多数のＲＡＭセル２６がある
。ビット数は使用されるシステムの要求によって決定さ
れる。図示の実施例では１６ビツトが使用されている。

ＲＡＭセル２６はビット線対を通って読取り、書込み論
理回路３０に接続され、その後前記のようにＴＤＭデー
タバス３２に接続される。二つのＣＡＭ部分があり、情
報源ＣＡＭ部分３８は情報源アドレス用のＣＡＭＡＭセ
ルえ、送り先ＣＡＭ部分４８は送り先アドレス用のＣＡ
ＭＡＭセルえている。アドレスのビット数はアドレスを
識別するのに必要なビット数に依存する。ここで説明す
る実施例では８ビツトが情報源および送り先アドレスの
蓄積のために与えられている。ＣＡＭＡＭセルット線対
を通ってバスインターフェイス論理回路４２および５０
に接続され、それらの論理回路４２および５０は情報源
および送り先バス４４および５２からアドレスを受け、
情報源および送り先バス４４および５２は情報源および
送り先アドレス回路４６および５４に接続されている。

トランジスタ１２４は第４図に示されたように接続され
て第９図に示すように比較動作に先立った適当な時ＢＩ
、：比較１ｉ１５Ｂおよび６２を予備充電する。

第１のワード線２８はＲＡＭセルだけに接続され、比較
出力線５８および６２に応答し、それら比較出力線５８
および６２は比較動作に応答して情報［ＡＭセルおよび
送り先ＣＡＭセルによって制御される。

したがって、比較動作による以外にセルを書込みまたは
読取りに対してエネーブルにすることはなく、ＲＡＭセ
ルだけがエネーブルされる。

メモリアレイの任意の部分との間で読取り、書込みが行
なえることは好ましいことである。それ故、第２のワー
ド線９８が全てのＣＡＭおよびＲＡＭセルに接続するよ
うに設けられている。

ＲＡＭセルは両方のワード線２８および９８に応答しな
ければならず、そのため第６図に示すように変更され、
ワード線９８の論理レベルに応答する２個のトランジス
タ１３０および１３２が設けられている。

トランジスタ１３０はビット線８ｍとＲＡＭセルのノー
ド１２２との間に接続され、一方、トランジスタ１３２
はビット線ＢＬとＲＡＭセルのノード１１６との間に接
続されている。したがって、ＲＡＭセルはワード線２８
または９８のいずれかに論理レベル１を与えることによ
って読取りまたは書込みのいずれかの動作が可能になる
。

再び第５図を参照すると、アンドゲート１３４が比較＠
６２とワード線２Ｂとの間に配置され、一方、アンドゲ
ート１３６が比較線５Ｂとワード９２８との間に配置さ
れている。入力信号ＮＣＲは両アンドゲート１３４およ
び１３６の入力に供給される。信号ＮＣＨはアドレスバ
ス上のアドレスとＣＡＭ中に蓄積されたアドレスとの間
の比較動作が行われる期間中は論理レベル１にあり、そ
のため比較出力の論理レベル１信号がワード線２８へ通
過してＲＡＭセルをエネーブルにし、ＲＡＭセルにデー
タバスとの間でデータの読取りまたは書込みを行なわせ
る。

同様に、アンドゲート１３８が比較線６２とワード線９
８との間に接続され、一方、アンドゲート１４０が比較
線５８とワード線９８との間に配置されている。

情報源指令信号ＣＭＤ（Ｓ）はアンドゲート１４０の入
力に供給され、一方、送り先指令信号ＣＭＤ（Ｄ）はア
ンドゲート１３８の入力に供給される。

クロック信号ＣＬＫはアンドゲート１３４　、１３６　
。

１３８　、１４０の入力に供給され、これらのゲートが
エネーブルにされる時期を制御する。

したがって、情報源から送り先へのデータの伝送に影響
を及ぼすことなく、ワードの任意の部分の読取りまたは
書込みを行なうことが所望されるとき、アンドゲート１
３４および１３６を実効的に阻止する論理レベルＯのＮ
ＣＨ信号によってワード線２８は阻止状態にされる。所
望のワードはそのワードのアドレスを情報源または送り
先バス上に与えることによって情報ｍｃＡＭまたは送り
先ＣＡＭのいずれかによってアドレスされることができ
、そのアドレスは情報源または送り先ＣＡＭ部分のビッ
ト線に供給される。もしも、そのアドレスがＣＡＭ中に
蓄積されたアドレスと比較されるならば、情報源または
送り先比較出力線５８または６２は論理レベル１信号を
アンドゲート１４０または１３８に出力し、それらのゲ
ートはＣＭＤ　（Ｓ）またはＣＭＤ　（Ｄ）信号を関連
するゲートに供給することによってオンに切替えられる
。それ故ワード線９８は論理レベル１に駆動され、それ
によってアドレスされたワードのＣＡＭおよびＲＡＭの
両方の全てのセルがエネーブルにされる。ワードのＣＡ
ＭおよびＲＡＭの一方または双方の読取り、書込みは、
ＲＡＭ、ＣＡＭと関連するビット線に接続された論理回
路に適当な読取りまたは書込み１ｉ１Ｊ　ＩＩＩ信号を
供給することによって行われる。この選択的読取りまた
は書込み動作のためのアドレスは情報源または送り先ア
ドレス回路から入来し、そこに含まれた、またはレジス
タ中に蓄積されたカウンタによって発生される。レジス
タ中に含まれたアドレスは読取り動作に先立って発生さ
れてもよく、外部信号源から入力４７または５５に受信
されてもよい。

このようにしてデータがＲＡＭ部分２４に書込まれ、読
取られて、情報源または送り先アドレス間でデータのス
イッチングが行われる。また、アドレスが情報源または
送り先ＣＡＭ部分３８および４８に書込まれ、それらか
ら読取られる方法も説明したとおりである。新しいデー
タをメモリアレイ中に含まれた最も優先度の高い未使用
のメモリワードに書込む手段が備えられてもよい。その
ような手段は、各ワードに対して各一つの複数の割当て
ビットセル１４２を含む割当てビット線の使用によって
与えられ、それは異なった割当て書込み論理回路１４４
が使用され、リセット特性が与えられていることを除け
ば第４図に示されたＣＡＭセルと類似した構成である。

トランジスタ１２４が割当てビットセル１４２の比較出
力１１６３に接続され、ＤＯＰＲＧ信号に応じて比較出
力線６３を予備充電する。割当てビットセル１４２およ
び割当て書込み論理回路の回路について以下説明する。

割当てビットセル１４２はそのワードが使用され、或い
は割当てられたとき論理レベル１を蓄積する。

割当てビットセル１４２は、送り先ＣＡＭ部分４８のセ
ル４０が比較されているのと同じ時間に論理レベル１と
比較される。もしも割当てビットセル１４２が論理レベ
ルＯを含んでいるならば、比較は行われず、出力比較線
６３は論理レベルＯにあり、比較線６２はバッファ１４
６を介して論理レベル０に駆動され、それによってワー
ド線２８または９８およびそれに接続されたＲＡＭセル
がエネーブルにされるのを阻止する。したがって、割当
てピットの比較出力線６３は、前に使用された送り先ア
ドレスが依然として送り先ＣＡＭ部分４８のＣＡＭセル
中に蓄積されているにも拘らず、そのワードが使用中で
ないことを示す。割当てビットセル１４２の比較出力線
６３における比較なしを示す論理レベル０信号はまた割
当て優先度論理回路１４Ｂと関連して使用され、その割
当て優先度論理回路１４８は最も優先度の高い使用可能
なワードを示す出力を生じる。

割当て優先度論理回路１４８はいくつかの異なうた方法
で構成することができ、例えばまた第５図に示すように
構成することができ、またメモリのただ一つのワード、
すなわち最高優先度のワードが空いており、或いは使用
できることを示すゲート野のストリングとして構成する
こともできる。全ての優先度の低いワードは、空であっ
ても全ての高い優先度のワードが使用されるまでは使用
を禁止される。割当て優先度論理回路１４８は本質的に
はメモリアレイの各ワードに対して１列１行の列１５０
と行１５２のアレイである。各列１５０は列を論理レベ
ル１に維持するために■ＤＤに接続されている。各行は
その行と関係する列と接地点との間に接続された１個の
トランジスタ１５４およびもつと低い優先度のワードに
対応する他の全ての列と接地点との間に接続された複数
のトランジスタ１５６を備えている。割当てビットセル
１４２の比較出力線６３は割当てアドレス信号ＡＣＡＤ
ＤＲに応答して比較出力をゲートするトランジスタ１５
８を介してバッファ１６０に接続され、そのバッファ１
６０はトランジスタ１５４〃を駆動する。バッファ１６
０の出力はまたトランジスタ１５６を駆動するインバー
タ１６２に接続されている。アンドゲート１６４が各ワ
ードに対して設けられ、その１人力はその関係するワー
ドの列に接続され、第２の入力は指令信号ＡＣを与えら
れ、第３の入力はクロックＣＬＫに接続される。アンド
ゲート１６４の出力はワード線９８に接続されている。

もしも、割当てピットセル１４２が、そのワード線が現
在割当てられていないことを示す論理レベル０の比較出
力を比較出力線６３に生じるならば、トランジスタ１５
８が論理レベルＯをバッファ１６０に与え、トランジス
タ１５４はオフ状態のままであり、第１、すなわち最高
優先度のワードを表わす列が論理レベル１のままにある
ようにする。列上の論理レベル１は最高優先度のワード
に対してアンドゲート１６４に供給され、そのアンドゲ
ート１６４は指令信号ＡＣおよびＣＬＫに応答して論理
レベル１をワード線９８に与え、全ワード線がそれにデ
ータを書込むことを可能な状態にする。バッファ１６０
の出力における論理レベル０はインバータ１６２に与え
られ、このインバータ１６２は論理レベル１をトランジ
スタ１５６に与えてそれらをオンに切替え、全ての低い
優先度のワードと関係する列をそれらが使用できないこ
とを示す論理レベル０に駆動する。

もしも、割当てピットセル１４２がそのワードが使用で
きないことを示す論理レベル１の比較信号を出力したな
らば、この論理レベル１はトランジスタ１５８およびバ
ッファ１６０を通ってトランジスタ１５４に与えられ、
トランジスタ１５４をオンに切替え、特定のワードと関
係する列１５０が論理レベル０に駆動され、それによっ
てアンドゲート１６４を阻止し、そのためＡＣ命令およ
びＣＬＫの受信時にその特定のワードに対するワード線
９８はエネーブルにされない。論理レベル１信号はまた
インバータ１６２の入力に供給され、このインバータ１
６２は論理レベル０を出力し、それはトランジスタ１５
６をオンに切替えることはなく、低い優先度の列は論理
レベル１のままであり、さらに低い優先度のワードのた
めに割当てビットセル比較出力信号により付勢される状
態に置く。

列１５０はノアゲート１６６の入力に接続され、割当て
優先度論理回路のいずれかの列がそれらの利用可能性を
示す論理レベル１にあるならば、ノアゲート１６６はＡ
ＣＢＵＳＹと呼ばれる信号を論理レベルＯで出力する。

したがって、このＡＣＢＵＳＹ信号は、メモリアレイ中
の全てのワードが現在使用されている場合にのみ論理レ
ベル１になる。

したがって、ＡＣＢＵＳＹ信号がもしも論理レベル０に
あるならば、メモリアレイワードは使用でき、指令信号
ＡＣがアンドゲート１６４に出力されて、そのため最高
の優先度の利用できるワードのワード線９８はエネーブ
ルにされ、データをＣＡＭおよびＲＡＭ中および特定ワ
ードの割当てビットセル１４２中に書込むことを可能に
する。この時、割当てビットは論理レベル１に書込まれ
、そのワードが現在使用されていることを示す。

割当てピットセル１４２として使用される変形されたＣ
ＡＭセルはＲＡＭメモリ部分および第４図に示されたも
のと同様の比較部分を備え、同一の態様で動作する。割
当て書込み論理部分１４４は割当て書込み予備充電信号
ＡＷ　　ＰＲＧに応答するピット線予備充電回路および
ＤＣＰＲＧ信号に応答するビット線放電回路を備えてい
る。第４図のインバータ７６、８０および９６は使用さ
れず、トランジスタ９２も使用されない。トランジスタ
７８はビット線ＢＬを接地し、一方、トランジスタ８２
はビット線ＢＬをｖＤＤに接続する。トランジスタ７８
および８２はＷＲＡおよびＣＯＭＰ　　Ｄ信号に応答す
る。割当てＣＡＭセルはｖＤＤをノード１２２に接続す
るトランジスタおよびノード１１６を接地するトランジ
スタによって与えられたリセット特性を有している。両
トランジスタはリセット信号に応答し、そのリセット信
号は第５図に示された割当てしない手段と関連するアン
ドゲート１７６によって与えられる。

ワードをメモリアレイに割当てしない手段を設けること
が必要であり、これは論理レベルＯを割当てビットセル
１４２に書込むことによって容易に行なうことができ、
その場合割当て書込み論理回路１４４に多少の変形が必
要である。しかしながら、このような応用では、送り先
ＣＡＭ部分４８が比較され、データＲＡＭ中のワードが
読取りできるまでワードが割当てられないようになるこ
とを阻止することが好ましい。このような性質は各ワー
ドに対してＲＡＭセル１７８を有するアレイに対して別
のビット線を付加することによって与えられる。

割当てされないビットセルは、インバータ７６゜８０お
よび９６ならびにトランジスタ９２が省略されている点
を除いて第３図のＲＡＭセルと類似した構造である。ト
ランジスタ７８は接地点に接続され、トランジスタ８２
はｖＤＤに接続されている。トランジスタ７８および８
２はＷＲＶＡ倍信号応答する。

端子９０は読取りまたは書込み動作に先だってビット線
を予備充電するためにＰＲＧ　　ＲＡＭ信号を受信する
。ＲＡＭセルはｖＤＤをノード１２２に接続するトラン
ジスタおよびノード１１６を接地するトランジスタによ
って与えられるリセット特性を有している。両トランジ
スタはリセット信号に応答する。

ＲＡＭセル１７８は第５図に示されたゲート１７６の入
力に与えられるノード１１６から出力された付加的な出
力を有している。ゲート１７６の第２の入力は送り先Ｃ
ＡＭ部分４Ｂの比較線６２に接続されている。

′　　　ワードを割当てしないために、不割当ビットが
割当てしない書込み論理回路１８０により論理レベル１
に書込まれる。ＲＡ　Ｍ　１７８への論理レベル１の書
込み後、割当てしないＲＡＭ１７８のノード１１６から
の論理レベル１の信号はゲート１７６へ与えられる。次
の時点で送り先ＣＡＭ部分４Ｂは比較動作を行ない、送
り先比較出力線６２力＼らの論理レベル１の信号はＲＡ
Ｍ部分２４中の任意のデータの読取りを許容し、またゲ
ート１７６に論理レベル１を与える。ゲート１７６は論
理レベル１を割当てビットセル１４２に与え、それによ
って割当てビットセル１４２をワードの割当てされなし
）状態を示す論理レベル０にリセットする。ゲート１７
６の出力ＧＥまた遅延装置１８２を通ってＲＡＭ１７８
の１ノセツト入力に与えられ、それによって割当てしな
しλＲＡＭ１７Ｂを論理レベル０にリセットする。

割当てしないワードの情報源ＣＡＭ部分にＧ、を比較線
５８上にＳ　　ＣＯＭＰ　　ＯＵＴ論理レベし１イ言号
が生じるのを阻止する手段が設けられな＆すれＧｆなら
ない。これはいくつかの方法で達成される。

割当てビットセル１４２と類似した割当てしないビット
セルが情報源側に追加され、割当てすべきでないとき論
理レベルＯが書込まれるようにすることができる。しか
しながら、情報源側において割当て優先度論理回路に出
力を与える必要はない。

それは送り先で処理されているからである。それ故、情
報源側において割当てをしない費用のかからないＳ　　
ＣＯＭＰ　　ＯＵＴ論理レベル１信号を阻止する方法は
使用されない情報源アドレスを割当てしないワードに書
込むことである。

ある場合には、データは情報源および送り先アドレスの
書込み中にＲＡＭ部分２４に書込まれてもよい。したが
って、第１の送り先ＣＡＭの比較動作およびその結果の
データＲＡＭの読取りが完了する後まで、情報ＩＣＡＭ
の比較動作によりデータバス上に受信された第１のワー
ドがデータＲＡＭ部分２４に書込まれるのを阻止するこ
とが望ましい。この情報源阻止は別のＲＡＭビット線を
追加し、各ワードが情報源阻止ＲＡＭセル１８４および
ビット線に書込むための情報源阻止書込み論理回路１８
６を有することによって行われる。情報源阻止ＲＡＭセ
ル１８４は第６図に示された二つのワード線のいずれか
によりエネーブルにされるように構成された標準的なＲ
ＡＭセルである。各セルは付加的にＲＡＭセルのノード
からの出力１８８を有している。出力１８８はアンドゲ
ート１３６の入力に接続されている。情報源阻止書込み
論理回路１８６は書込み命令信号がＷＲＩであるＲＡＭ
と関係する割当てしない書込み論理回路１８０と同様の
ものである。

メモリアレイワードが最初に割当てビットセル１４２を
介して割当てられるとき、情報源阻止ＲＡＭセル１８４
は書込まれて論理レベル１となる。

そのため情報源阻止ＲＡＭセル１８４のノード１２２は
論理レベル０となり、それは出力１８８より出力されて
アンドゲート１３６を阻止し、ワード線が情報源ＣＡＭ
比較によって発生されることを阻止する。情報源ＣＡＭ
比較線５８は、送り先ＣＡＭ部分が比較動作を行ない比
較出力論理レベル１を発生し、ワード線２８をエネーブ
ルにする結果として論理レベル１が情報源阻止ＲＡＭセ
ル１８４がら除去されるまでアンドゲート１３６によっ
て阻止される。

情報源阻止ＲＡＭセル１８４は前述のようにワード線２
８がエネーブルにされたとき論理レベル０を書込まれる
。情報源阻止ＲＡＭセル１８４の纏込みは出力１８８の
論理レベル０を除去し、それによりゲート１３６をエネ
ーブルにして情報源ＣＡＭ比較出力がワード［１２８に
論理レベル１を発生させる。

この発明によって解決可能な別の要求は、情報源ＣＡＭ
部分または送り先ＣＡＭ部分が２以上の位置に同じワー
ドを含むことを阻止することができることである。２以
上の位置の同じワードは二つの異なったワード線を発生
させ、もしも読取りが行われるならば、データはアドレ
スされた２Ｌ、Ｉ。

上のワードによってめちゃめちゃにされる。書込み動作
において、２以上のワードは問題なく書込まれることが
できるが、これは常に所望されるものではない。この要
求に対する解決方法は入力されるべき新しいワードにつ
いての書込み動作の開始前に情報源または送り先ＣＡＭ
部分中のワードの存在を検出することである。これは情
報源または送り先アドレスを含んでいる新しいワードを
ＣＡＭビット線に供給し、同時にＡＣ，ＮＣＨおよびＣ
ＭＤ論理レベル信号によってワード線を阻止している間
に線５８または６２のいずれかにおける比較出力を捜す
ことによって行なうことができる。

もしも比較出力が論理レベル１であれば、同じデータが
あるワード中に存在していることが示され、書込み動作
は不成功にされる。比較線上の比較出力が論理レベル１
であれば各ワードに対してそれぞれ比較線６２および５
８に入力が接続されているオアゲート１９０および１９
２を設けることによって検出され、オアゲート１９０は
、もしも比較線６２が論理レベル１であればＤ　　ＢＬ
ＪＳＹと呼ばれる論理レベル１出力を生じる。同様に、
オアゲート１９２は、いずれかの情報源比較出力線５８
が論理レベル１であればＳ　　８ＬＩＳＹと呼ばれる論
理レベル１出力を生じる。このようにして、Ｄ　　ＢＬ
ＩＳＹまたはＳ　　ＢＵＳＹのいずれかの論理レベル１
出力の存在ざいは書込み動作を成功させないために使用
できる。

以上の説明から、この発明のスイッチはスイッチモード
と呼ばれるモードで動作されることは明白であり、それ
において、データはアドレスされた情報源からアドレス
された送り先へ伝送される。

スイッチモードにおいては新しいワードはメモリアレイ
にも入らず、割当てしないワードでもない。

スイッチモードの動作で使用する各種信号の関係は第７
図のタイミング図に示されている。

第７図を参照すると、番号Ｏ乃至１５の１６のタイムス
ロットＴＳの循環でスイッチが動作する状態が示されて
いる。タイムスロットＴＳはマスターカウンタ３６によ
って設定され、このマスターカウンタ３６はりＯツク信
号ＣＬＫによって駆動される。スイッチ動作に必要なタ
イムスロットの数は情報源および送り先の数によって決
定される。

第７図に示すようにタイミング配置は５暇の情報源Ｓ１
乃至＄５および６個の送り先Ｄ１乃至Ｄ６を許容する。

これらの情報源および送り先は物理的または空間的に関
係するポートである必要はなく、時間的に関係する時間
的に切替えられる情報源および送り先であってもよい。

情報源および送り先は空間的と時間的との組合わせであ
ってもよく、例えば物理的ポートが時間的なチャンネル
の情報の送受信を行なってもよい。情報源および送一つ
先は同じ物理的ポートであってもよく、そのポートは情
報源時間および送り光時間に時間的に分割され、それら
の時間中に信号が受信および送信されてもよい。事実タ
イムスロットＯ〜１５は一つの時間チャンネルの時分割
を表わすことができ、それにおいては空間的に関係する
ポートとの間のデータはデータバス３２上で時分割多重
化される。

本出願人の前記別出顆ではフレームを決定する繰返しに
よって順次繰返される各ポートは例えば３２までの種々
のチャンネル数を通過させ、そのため各物理的ポートは
チャンネル時間当り１回以上サンプリングされることが
できる。

第７図に示されるようにタイムスロット０〜１２はスイ
ッチング動作を行なうために使用され、これらのタイム
スロット中にスイッチはスイッチモードで動作する。タ
イムスロット１３〜１５中、スイッチは指令モードとし
て知られている動作をする。それらについて次に説明す
る。

第７図ニハ、信号Ｄ　　ＣＯＭＰ　　０ＩＪＴ、Ｄ−Ｂ
ＬＩＳＹ、Ｓ　　ＣＯＭＰ　　ＯＵＴ、および５−ＢＵ
ＳＹにはハツチを付した部分が示されている。

これらのハツチを付した部分は特定の状態が存在するか
どうかによって信号レベルが変化しても、しなくてもよ
いことを示している。例えば、ＤＣＯＭＰ　　０ＬＪＴ
ｊ５よび８　　ＣＯＭＰ　　０ＬＪＴは比較出力線を論
理レベル１に予備充電させるＤＣＰＲＧおよびＳＣＰＲ
Ｇによって生じる論理レベル１で示されている。ＣＯＭ
Ｐ　　ＤまたはＣＯＭＰ　　Ｓ信号の発生において、比
較動作が行われ、Ｄ　　ＣＯＭＰ　　０ｔＪＴおよびＳ
　　ＣＯＭＰ　　ＯＵＴ信号は比較された信号間に比較
が認められるか否かに応じて論理レベルＯに低下されて
もされなくてもよい。同様に、Ｄ　　ＢＵＳＹおよびＳ
　　ＢＵＳＹ信号はＤ　　ＣＯＭＰ　　ＯＵＴおよびＳ
　　ＣＯＭＰＯｔＪＴ信号のレベルに依存する。しかし
ながら、これらの信号は指令モード中に使用されるだけ
であり、スイッチモード中のそれらの状態は不適切であ
る。

スイッチＮＣＨはスイッチモードの動作中タイムスロッ
ト１の中間からタイムスロット１２の終りまで論理レベ
ル１になる。したがって、ＮＯ・Ｈ信号はスイッチモー
ドの動作を可能にする。

スイッチング動作を実行する第１段階は、情報源から情
報源ＣＡＭ部分３８中に蓄積されている情報源アドレス
によって識別されたワードのデータＲＡＭ部分２４にデ
ータを書込むことである。情報源アドレス比較は、情報
源ＣＡＭ部分３８中でアドレスバス上のアドレスを各ワ
ードに対して情報源ＣＡＭ部分３８中に蓄積された情報
源アドレスと比較することによって行われる。ＳＣＰＲ
Ｇ信号は各ピット線対に対して情報源バス論理インター
フェイス論理回路４２に供給され、ビット線を論理レベ
ルＯに駆動する。同時にＳＣＰＲＧ信号はまた、第７図
に示されるようにタイムスロット２の前半中に論理レベ
ル１になるＳ　　ＣＯＭＰＯＵＴ信号によってトランジ
スタ１２４に供給されて比較出力線５８を論理レベル１
に駆動する。タイムスロット２の後半中に、ＣＯＭＰ　
　Ｓ信号は情報源バス論理インターフェイス論理回路４
２に供給され、アドレスバスのビットが各情報ＩＣＡＭ
セルのピット線に供給されて、比較動作を開始すること
を許容する。もしも、アドレスバス上のアドレスが情報
１１ＣＡＭ部分３８中に蓄積されたアドレスと比較され
るならば、線５８の特定のワードのＧＯＭＰ　　０ＬＪ
Ｔ信号は論理レベル１のままであり、一方、全ての他の
ワードに対する Ｓ　　ＣＯＭＰ　　ＯＵＴ信号４．ｔ　Ｓ　　Ｇ　ＯＭ
　Ｐ信号中論理レベル０に低下する。もしも、比較が行
われるならば、第５図に示したように論理レベル１がｌ
ｌ５８に現われ、ゲート１３６に供給される。論理レベ
ル１信号はまたＮＣＨから、および情報源阻止セル１８
４からゲート１３６に供給される。これらの信号はタイ
ムスロット３中に次のりＯツクパルスが現われるまでゲ
ート１３６にあり、このタイムスロット３中の次のクロ
ックパルスの出現したとき情報源ワード線Ｓ　　ＷＬｌ
の論理レベル１を第５図のワード線２８に与え、それに
よってデータＲＡＭ部分２４中の全てのＲＡＭセルをエ
ネーブルにする。この時、情報ＩＣＡＭ部分３８と比較
されるアドレスを有する情報ｗＳ１からの信号はＴＤＭ
データバス上に現われ、ＤＷＲ信号は読取り、書込み論
理回路３０に供給され、データバス上のデータをアドレ
スされたワードのエネーブルにされたＲＡＭセル中に書
込ませる。ＤＷＲ信号の読取り、書込み論理回路３０へ
の供給前に、ＰＲＧ　　ＲＡＭ信号が読取り、書込み論
理回路３０へ供給され、各ＲＡＭピット線を論理レベル
１に予備充電する。したがって、情報源アドレスを蓄積
する特定のワード中のデータＲＡＭ部分中において情報
＋１１３１に現われるデータを蓄積することになる。

ＲＡＭ部分２４に蓄積されたデータは送り先に読取られ
、そのアドレスはそのワードの送り先ＣＡＭ部分４８中
に蓄積される。これは送り先アドレスバス上のタイムス
ロット３における送り先Ｄ２のような送り先アドレスを
与えることによって行われる。この送り先アドレスは送
り先ＣＡＭ部分４８中に蓄積された全ての送り先アドレ
スと比較されなければならない。これを行なう最初のス
テップはＤＣＰＲＧ信号の送り先バスインターフェイス
論理回路５０への印加であり、それによって、第７図の
タイムスロット３の前半中に論理レベル１になるＤ　　
ＣＯＭＰ　　ＯＵＴによって示されるように全てのピッ
ト線は論理レベル０に放電され、各ワードの比較線６２
は論理レベル１に予備充電される。それからＣＯＭＰ　
　Ｄ信号が送り先バスインターフェイス論理回路５ｏへ
印加され、タイムスロット３の後半中に比較動作が開始
される。

比較動作の結果として、Ｄ　　ＣＯＭＰ　　０ＬＩＴ信
号は、比較が行われるならば論理レベル１のままであり
、比較が行われないならば論理レベル０に低下される。

比較が行われたワードに対しては、Ｄ　　ＣＯＭＰ　　
ＯＵＴの論理レベル１信号はＮＣＨからの論理レベル１
信号と共にゲート１３４に供給される。これらの信号は
ゲート１３４が送り一先ワード線の論理レベル１をワー
ド線２８に与えるタイムスロット４中は次のクロックパ
ルスＣＬＫに保持され、それによってアドレスされたワ
ードに対してデータＲＡＭ部分２４のＲＡＭセルをエネ
ーブルにする。この期間、すなわちタイムスロット４中
、送り先Ｄ２はは第７図に示すようにＴＤＭデータバス
に接続され、それによって特定のワード中に蓄積された
アドレスを有する情報源から同じワード中に蓄積された
アドレスを有する送り先へのデータのスイッチング動作
を完了する。

情報源アドレスを有し、送り先アドレスを有しないこと
によって送り先アドレスの使用のためにデータを蓄積す
ることが可能であることに注意する必要がある。ある場
合には、永久的なデータがワード中に蓄積され、そのデ
ータはワードが情報源アドレスを有しない間に送り先ア
ドレスに読取られる。

割当てビットは論理レベル１と比較され、同時に送り先
ＣＡＭが割当てビットおよび送り先ＣＡＭに供給されて
いるＣＯＭＰ　　Ｄ信号の結果と比較されることに注意
する必要がある。もしも、割当てビットが論理レベルＯ
を含んでいれば比較は行われず、線６３の割当てビット
のＧＯＭＰＯＵＴ信号はＣＯＭＰ　　Ｄ信号中論理しベ
ルＯに低下する。線６３上の割当てビットのＧＯＭＰＯ
ＬＩＴ信号は割当て優先度論理回路１４８と共に使用さ
れ、トランジスタ１５８を通ってバッファ１６０にゲー
トされ、このトランジスタ１５８はタイムスロット１だ
けで発生するＡＣＡＤＤＲ信号によってオンに切替よら
れる。このようにして、ＡＣＡＤＤＲ信号はＧＯＭＰ　
　ＯＵＴ信号を全てのワードの線６３から割当て優先度
論理回路１４８にゲートし、この割当て優先度論理回路
１４８は前記のように動作し、１または０のＡＣＢＵＳ
Ｙ信号を生じる。もしも、全てのワードが割当てられる
ならば、ＡＣＢＵＳＹ信号は論理レベル１となり、その
値を維持する。もしも、前の指令モード中にあるワード
が割当てられず、全てのワードが前に使用されていたな
らば、ＡＣＢＵＳＹ信号は第７図に実線で示すように論
理レベル１から論理レベル０に低下する。もしも、前の
指令モード中に、あるワードが最後の割当てしないワー
ドまでを使用して割当てられるならば、ＡＣＢｔＪＳＹ
信号は第７図で破線で示すように論理レベル１に少々す
る。ＡＣＢＬＪＳＹ信号の論理レベルの変化は使用され
ないワードの検出における割当て優先度論理回路の可変
遅延に従ってタイムスロット１〜１２中のいずれの時間
においても行われる。本質的なことはＡＣＢＬＪＳＹ信
号が指令モードの前に有効であるこである。

動作の指令モードはタイムスロット１３〜１５中−行わ
れ、信号タイミングは第８図および第９図に示されてい
る。指令モード中に、新しいワードの割当てのような動
作の付勢は情報源アドレス、送り先アドレス、データお
よび割当てビットの書込みによって行われる。指令モー
ド中に行われる付加的な指令はワードの不割当ておよび
他のＣＡＭ部分および、またはデータＲＡＭの読取り、
書込みのためのアドレスとして情報源または送り先ＣＡ
Ｍのいずれかの使用を含んでいる。

動作の指令モード中、情報源および送り先比較が行われ
、情報源および送り先ＣＯＭＰ　　ＯＵＴ信号が多くの
場合に論理レベル１になる。動作の命令モード中、メモ
リアレイのデータＲＡＭ部分２４のＲＡＭセルをエネー
ブルにすることは好ましいことではない。それ故、第５
図に示したゲート１３４および１３６はそのゲートがオ
ンに切替えられないように指令モード中論理レベル０に
ある信号ＮＣＲを受信する。

第８図には、送り先が情報源ＣＡＭおよび、またはデー
タＲＡＭにおける読取りまたは書込み動作のためのアド
レスとして使用されるときの指令モードのタイミングが
示されている。この動作を使用して割当てビット、割当
てしないＲＡＭおよび情報源禁止ＲＡＭに書込むことも
できる。

送り先アドレスはタイムスロット１４中に送り先アドレ
スバス上に現われ、それ故、送り先バスインターフェイ
ス論理回路５０の入力に与えられる。

ＤＣＰＲＧ信号はビット線を放電し、 Ｄ　　ＣＯＭＰ　　ＯＵＴ線６２ヲ論理レベル１に予備
充電する。タイムスロット１４の後半においてＧＯＭＰ
　　Ｄ信号は論理レベル１となり、比較動作を開始する
。もしも、比較が発見されると、Ｄ　　ＣＯＭＰ　　Ｏ
ＵＴ線６２Ｇｔｌ［Ｌ／へ／ｌｚ　１　（７）　：ｆ：
　ｔである。もしも、比較が行われないと、Ｄ　ＣｏＭ
Ｐ　ｏＵＴ線６２はタイムスロット１４の後半中は論理
レベルＯに低下する。比較動作にすぐ続いて、タイムス
ロット１５においてＣＭＤ（Ｄ）信号がゲート１３８に
与えられる。ゲート１３８はＣＭＤ　（Ｄ）信号に応答
してＤ　　ＣＯＭＰ　　ＯＵＴおよびＣＬＫは信号Ｄ　
　ＷＬ２を線９８に与え、論理レベル１にする。

線９８上の信号Ｄ　　ＷＬ２は全てのＣＡＭおよびＲＡ
Ｍセルをエネーブルにする。ＣＭＤ　（Ｄ）信号が与え
られると、情報源アドレスバスＳ　　ＡＤＤＲＢＬＩＳ
は情報源アドレスを情報源ＣＡＭに供給する。同時にＴ
ＤＭデータバスもまたデータをデータＲＡＭ部分に与え
る。タイムスロット１５の後半において、情報源アドレ
スバスおよびデータバスがそれらのそれぞれの部分にア
ドレスおよびデータを与えられているとき、ＷＲ８信号
およびＤＷＲ信号がそれぞれ出力されて情報源アドレス
を情報１！ｉｃＡＭに、またデータをデータＲＡＭに書
込まれる。その代わりにＲＤＳ信号およびＤＲＤ信号が
情報源ＣＡＭおよびデータＲＡＭを読取るようにしても
よい。また、全てのＣＡＭおよびＲＡＭがエネーブルに
される間に、信号ＷＲＡ、ＷＲｕＡおよびＷＲＩを使用
して割当てビット、不割当てＲＡＭおよび情報源禁止Ｒ
ＡＭに書込むことができることを思出すべきである。

以上アドレスとして送り先を使用することについて説明
したが、情報源アドレスもまた送り先ＣＡＭおよびデー
タＲＡＭの書込みまたは読取りを行なうために使用でき
ることを思出すべきである。

第９図には新しいワードの割当てを行なうときの指令モ
ードに対する種々の信号のタイミングを、情報源ＣＡＭ
、送り先ＣＡＭ、データＲＡＭおよび割当ビット中への
書込み動作を含んで示している。情報源および送り先ア
ドレスはアドレスバスから２つのタイムスロット、すな
わちタイムスロット１４と１５の間にそれぞれのＣＡＭ
に与えられる。タイムスロット１４の前半中アドレスバ
スがＣＡＭ部分に供給している間に、ビット線は信号Ｓ
ＣＰＲＧおよびＤＯＰＲＧを与えることによって放電さ
れる。同時に、タイムスロット１４の前半中ＣＯＭＰ　
　０ｔＪＴ線は論理レベル１に予備充電される。それか
ら比較がＳＣＰＲＧおよびＤＯＰＲＧ信号の直後にＣＯ
ＭＰ　　ＤおよびＣＯＭＰ　　Ｓ信号を与えることによ
って開始される。ＧＯＭＰ　　ＤおよびＣＯＭＰ　　Ｓ
信号が供給されている問、Ｄ　　ＣＯＭＰ　　ＯＵＴお
よびＳ　　ＣＯＭＰ　　０ＬＩＴは、比較が存在するか
否かに応じて論理レベル１のままであるか、論理レベル
Ｏに低下するかする。この比較中、ＣＭＤ　（Ｓ）およ
びＣＭＤ　（Ｄ）信号は論理レベル０に保持されてＳ　
　ＣＯＭＰ　　ＯＵＴまたはＤ　　ＣＯＭＰＯＬＩＴ信
号が第１図のワード線９Ｂに現われて、セルをエネーブ
ルにすることを阻止する。

タイムスロット１中のスイッチモードの始めにおいて、
ＡＣＡＤＤＲが与えられて割当て優先度論理回路の動作
を開始させる。もしもオーブンされたワードがあれば、
ＡＣビジー信号は論理レベルＯにあり、最高の優先度の
割当てしないワードのゲート１６４は割当て優先度論理
回路から論理レベル１信号を受ける。Ｄ　　ＡＤ［）Ｒ
ＢＬＩＳおよびＳ　　ＡＤＤＲＢｕｓ上の比較されたア
ドレスがＣＡＭ中に発見されず、全てのワードのＤＣＯ
ＭＰ　　０ＬＩＴお、にびｓ　　ＣＯＭＰ　　０ＵＴ１
７）両者が論理レベル０に低下したと仮定する。これは
、新しい情報源および送り先アドレスが情報源および送
り先ＣＡＭ部分のいずれにも蓄積されていないことを示
す論理レベル０にＤ　　ＢＵＳＹおよびＳ　　ＢＵＳＹ
信号を低下させる。もしも、Ｄ　　ＢＵＳＹおよびＳ　
　ＢＵＳＹ信号が論理レベル１のままであるならば、次
の書込み動作は行われない。

もしも、上記の全ての条件が合致したならば、ＡＣ信号
はタイムスロット１５中に論理レベル１になる。割当て
優先度論理回路から論理レベル１を受ける最高の優先度
の利用できるワードのゲート１６４上の信号は、このゲ
ート１６４を次の正のＣＬＫ信号によってオンに切替え
て、それによりワード線９８に論理レベル１の信号ＷＬ
２を与えて、そのワードに対して全てのＣＡＭおよびＲ
ＡＭセルをエネーブルにする。書込み動作はタイムスロ
ット１５の後半中に信号ＷＲ８，ＷＲＤ、ＤＷＲおよび
ＷＲＡに論理レベル１を与えることによって行われ、そ
れによって情報源アドレスを情報源アドレス部分に書込
ませ、送り先アドレスを送り先アドレス部分に書込ませ
、データをＲＡＭに書込ませ、割当てビットに論理レベ
ル１を書込ませる。もちろん、書込み動作に先だって、
必要な予備充電信号ＳＷ　　ＰＲＧ、ＤＷ　　ＰＲＧ。

ＡＷ　　ＰＲＧおよびＰＲＧ　　ＲＡＭがタイムスロッ
ト１５の前半に与えられる。

以上の説明から、この発明がその最も基本的な形態にお
いて、複数の子め割当てられたスイッチ路を提供するこ
とができることは明白である。この発明はまたスイッチ
ング路のダイナミックな設定を行ない、そのスイッチ路
は命令に応じて割当てることも割当てしないこともでき
る。この発明は特定のポートおよび前記ポートの時間的
チャンネル間のスイッチ路を設定することを可能にする
。

したがって、この発明は空間的および時間的スイッチン
グに対して非常に柔軟性のあるスイッチを提供するもの
である。

【図面の簡単な説明】

第１図はこの発明の１実施例の基本的なＣＡＭ／ＲＡＭ
／ＣＡＭスイッチの機能的ブロック図であり、第２ａ図
および第２ｂ図は通信システムに使用する別の実施例の
より詳細なブロック図である。第３図はＲＡＭデータの
１ビツトを蓄積するためのＲＡＭセルの概略回路図であ
り、第４図はＣＡＭデータの１ビツトを蓄積および比較
するためのＣＡＭセルの概略回路図であり、第５ａ図お
よび第５ｂ図はこの発明の好ましい実施例の詳細なブロ
ック図であり、第６図は二つのワード線に接続されたＲ
ＡＭセルの変形の概略回路図である。 第７図乃至第９図はこの発明の種々の動作モードに対す
るタイミング図である。 １０・・・メモリアレイ、１２・・・ワード、１４．１
６・・・ＣＡＭ部分、１８・・・ＲＡＭ部分、２０・・
・マルチプレクサ／デマルチプレクサ、２２・・・カウ
ンタ。 出願人代理人　弁理士　鈴　江　武　彦ＦＩＧ、１ ＦＩＧ、２ａ ＦＩＧ、７ 一−−−「ＬＦＩ　Ｇ、９ ＦＩＧ、８

Claims (24)

【特許請求の範囲】
1. （１）第１のＣＡＭと、ＲＡＭと、第２のＣＡＭとを具
   備し、第１のＣＡＭ、ＲＡＭおよび第２のＣＡＭの部分
   はワードを形成するように関連しており、各ワードのＣ
   ＡＭの部分はそのワードに対するアドレスを蓄積し、そ
   れによって任意のワードのＲＡＭ部分がＣＡＭ部分に蓄
   積されたアドレスを使用してアクセスできるように構成
   されているメモリアレイを使用した情報源から送り先へ
   データをスイッチングする方法であって、 ワードの第１のＣＡＭ部分に情報源アドレスを蓄積し、 ワードの第２のＣＡＭ部分に送り先アドレスを蓄積し、 ワードの第１のＣＡＭ部分を情報源アドレスによってア
   ドレスすることによってワードのＲＡＭ部分にアクセス
   し、 ワードのＲＡＭ部分にアクセスする間にアドレスされた
   情報源に現われるデータを前記ＲＡＭ部分に書込み、 ワードの第２のＣＡＭ部分を送り先アドレスによってア
   ドレスすることによってアドレスされたワードのＲＡＭ
   部分にアクセスし、 アドレスされた送り先に対してＲＡＭ部分中のデータを
   読取ることを特徴とする情報源から送り先へデータをス
   イッチングする方法。
2. （２）第１および第２のＣＡＭ部分のアドレスは、ＣＡ
   Ｍ部分に対する時分割多重の情報源アドレスおよび送り
   先アドレスによって行われる特許請求の範囲第１項記載
   の方法。
3. （３）ＲＡＭ部分からのデータの読取りおよびそれへの
   書込みは情報源および送り先からおよびそれらへのデー
   タの時分割多重によって行われる特許請求の範囲第１項
   記載の方法。
4. （４）情報源アドレスの蓄積において情報源アドレスが
   第１のＣＡＭ部分中へ書込まれる特許請求の範囲第１項
   記載の方法。
5. （５）送り先アドレスの蓄積において送り先アドレスが
   第２のＣＡＭ部分中へ書込まれる特許請求の範囲第１項
   記載の方法。
6. （６）第１のＣＡＭと、 ＲＡＭと、 第２のＣＡＭとを具備し、 第１のＣＡＭ、ＲＡＭおよび第２のＣＡＭの部分はワー
   ドを形成するように関連しており、各ワードの第１およ
   び第２のＣＡＭの部分はそのワードに対するアドレスを
   蓄積する手段を備えており、それによって任意のワード
   のＲＡＭ部分がそのワードの第１および第２のＣＡＭに
   蓄積されたアドレスの一つを使用してアクセスできるよ
   うに構成されているメモリアレイ。
7. （７）各ワードのＣＡＭの部分およびＲＡＭ部分は複数
   のビットを蓄積するための複数のセルを具備している特
   許請求の範囲第６項記載のメモリアレイ。
8. （８）アドレスによって第１のＣＡＭのをアドレスする
   手段と、アドレスによって第２のＣＡＭのをアドレスす
   る手段と、ＲＡＭへの書込みおよびそれからの読取りを
   行なう手段とを具備し、それによってアドレスされたＣ
   ＡＭ中に蓄積されたワードのアドレスによっていずれか
   のＣＡＭをアドレスすることにより情報がワードのＲＡ
   Ｍ部分への書込まれ、およびそれから読取られることが
   できるように構成されている特許請求の範囲第６項記載
   のメモリアレイ。
9. （９）各ＣＡＭは、そのＣＡＭ中に蓄積されているアド
   レスによってそのＣＡＭにアドレスされたアドレスを比
   較して比較されたアドレスがそのＣＡＭのワード中に存
   在するか否かを決定する手段を具備し、ワード中の比較
   されたアドレスの存在に応答して信号がそのワードのＲ
   ＡＭ部分へ出力されてＲＡＭ部分への書込みおよびそれ
   からの読み取りをエネーブルにする如く構成されている
   特許請求の範囲第８項記載のメモリアレイ。
10. （１０）第１のＣＡＭは情報源のアドレスを蓄積し、第
    ２のＣＡＭは情報送り先のアドレスを蓄積し、ＲＡＭへ
    の書込みおよびそれから読取りを行なう手段はそのＲＡ
    Ｍを情報源および送り先と接続する手段を備え、それに
    よってメモリアレイが各ワードにより情報源と送り先と
    の間の通信路を設定することのできる情報スイッチを形
    成し、前記通信路は、情報源アドレスによって第１のＣ
    ＡＭをアドレスすることによって設定されて情報源アド
    レスを含むワードのＲＡＭ部分にアクセスし、そのＲＡ
    Ｍをアドレスされた情報源に接続し、ＲＡＭ部分がアク
    セスされている間にアドレスされた情報源からの情報を
    情報源アドレスを含むワードのＲＡＭ部分に書込み、情
    報送り先アドレスによって第２のＣＡＭをアドレスして
    情報送り先アドレスを含むワードのＲＡＭ部分にアクセ
    スし、ＲＡＭ部分がアクセスされている間に情報をアド
    レスされたワードのＲＡＭから読取り、ＲＡＭをアドレ
    スされた情報送り先に接続して送り先にその情報を与え
    る如く構成されている特許請求の範囲第８項記載の情報
    スイッチを構成しているメモリアレイ。
11. （１１）第１のＣＡＭをアドレスする手段は、情報源ア
    ドレスを発生し、蓄積するための複数のクロックおよび
    レジスタを備え、第２のＣＡＭをアドレスする手段は、
    情報送り先アドレスを発生し蓄積するための複数のクロ
    ックおよびレジスタを備えている特許請求の範囲第１０
    項記載の情報スイッチを構成しているメモリアレイ。
12. （１２）選択されたアドレスされた情報源に接続された
    ＲＡＭに時間的に関連した選択された情報源アドレスに
    よって第１のＣＡＭをアドレスする手段にＣＡＭをアド
    レスさせ、選択されたアドレスを有する情報送り先に接
    続されたＲＡＭに時間的に関連した選択されたアドレス
    によって第２のＣＡＭをアドレスする手段に第２のＣＡ
    Ｍをアドレスさせるための同期手段備えている特許請求
    の範囲第１１項記載の情報スイッチを構成しているメモ
    リアレイ。
13. （１３）空間的スイッチとして機能するように情報源お
    よび情報送り先が物理的なポートを具備している特許請
    求の範囲第１０項記載の情報スイッチを構成しているメ
    モリアレイ。
14. （１４）前記ポートが時間的なチャンネル中のＰＣＭ情
    報を受け、それによって情報源および送り先がポートの
    チャンネルとなっており、スイッチが時間および空間的
    スイッチとして機能する如く構成されている特許請求の
    範囲第１３項記載の情報スイッチを構成しているメモリ
    アレイ。
15. （１５）時分割多重情報源に対する手段が第１のＣＡＭ
    をアドレスする手段をアドレスし、時分割多重送り先に
    対する手段が第２のＣＡＭをアドレスする手段をアドレ
    スし、ＲＡＭを情報源および送り先に接続する手段が時
    分割多重手段を備えている特許請求の範囲第１０項記載
    の情報スイッチを構成しているメモリアレイ。
16. （１６）ＲＡＭに接続されている情報源に時間的に関連
    する第１のＣＡＭを情報源アドレスがアドレスし、送り
    先に接続されているＲＡＭに時間的に関連する第２のＣ
    ＡＭを情報送り先アドレスがアドレスするように時分割
    多重手段を同期させる手段を備えている特許請求の範囲
    第１５項記載の情報スイッチを構成しているメモリアレ
    イ。
17. （１７）情報源および情報送り先にワードを割当てて情
    報源と情報送り先の間に通信路を設定させる手段を備え
    、この手段は情報源および送り先アドレスをワードのＣ
    ＡＭ部分に書込む手段を備えている特許請求の範囲第１
    ０項記載の情報スイッチを構成しているメモリアレイ。
18. （１８）スイッチ路がダイナミックに割当てられたり割
    当てられなかったりするように、情報源および送り先か
    らのワードを割当てない手段も備えている特許請求の範
    囲第１７項記載の情報スイッチを構成しているメモリア
    レイ。
19. （１９）アドレスが書込まれるアレイ中の割当てられな
    かった利用可能なワードが存在するか否かを決定する手
    段を備えている特許請求の範囲第１８項記載の情報スイ
    ッチを構成しているメモリアレイ。
20. （２０）割当てられなかった利用可能なワードが存在す
    るか否かを決定する手段は、最も優先度の高い割当てら
    れなかったワードを決定し、そのワードを次に設定すべ
    き情報源から送り先への通信路に割当てる手段を備えて
    いる特許請求の範囲第１９項記載の情報スイッチを構成
    しているメモリアレイ。
21. （２１）ワードの送り先アドレスがアドレスされ、ＲＡ
    Ｍが読取られる後まで新しく書込まれた情報源の第１の
    アドレスのアドレスにおいてＲＡＭへの情報の書込を禁
    止する手段を備えている特許請求の範囲第２０項記載の
    情報スイッチを構成しているメモリアレイ。
22. （２２）ＣＡＭ中で同じアドレスが２回以上蓄積される
    ことを阻止する手段を備えている特許請求の範囲第１７
    項記載の情報スイッチを構成しているメモリアレイ。
23. （２３）前記第１および第２のＣＡＭ中に蓄積されたア
    ドレスを読取る手段を備えている特許請求の範囲第１７
    項記載の情報スイッチを構成しているメモリアレイ。
24. （２４）それぞれ第１のＣＡＭ部分と、ＲＡＭ部分と、
    第２のＣＡＭ部分とを具備している複数のワード蓄積手
    段を有するメモリアレイと、 第１のＣＡＭ部分をアドレスする手段と、 第２のＣＡＭ部分をアドレスする手段と、 ＲＡＭ部分に書込みおよびそこから読み取る手段とを具
    備し、 情報源のアドレスは第１のＣＡＭ部分中に蓄積されるこ
    とができ、送り先のアドレスは第２のＣＡＭ部分中に蓄
    積されることができ、それによって第１のＣＡＭ部分は
    情報源アドレスによってアドレスされてそのワードにア
    クセスでき、情報が情報源からＲＡＭ部分へ書込まれる
    ことができるようにされ、その情報はそれに続いて送り
    先アドレスによって第２のＣＡＭ部分をアドレスするこ
    とによってＲＡＭ部分から読取られてそのワードへのア
    クセスが得られ、ＲＡＭが送り先に対して読取られるこ
    とを可能にしていることを特徴とする複数の情報源と送
    り先との間の通信路を与えるスイッチ。