JPS61144126A - アナログ信号のデジタル処理装置 - Google Patents
アナログ信号のデジタル処理装置Info
- Publication number
- JPS61144126A JPS61144126A JP26698484A JP26698484A JPS61144126A JP S61144126 A JPS61144126 A JP S61144126A JP 26698484 A JP26698484 A JP 26698484A JP 26698484 A JP26698484 A JP 26698484A JP S61144126 A JPS61144126 A JP S61144126A
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- Japan
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- fed
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば映像信号の走査線数を２倍に変換して
より高品質の画像を得るような場合に使用して好適なア
ナログ信号のデジタル処理装置に関する。
より高品質の画像を得るような場合に使用して好適なア
ナログ信号のデジタル処理装置に関する。
例えば映像信号の走査線数を２倍に変換する倍速変換装
置の構成は第３図に示すようになっている。図において
入力端子（１）に供給された映像信号がローパスフィル
タ（ＬＰＦ ） （２）を通じてＡＤ変換回路（３）に
供給される。また入力端子（１）からの信号が発振器（
Ｏ２０’） （４）に供給されて映像信号中の色副搬送
波の４倍の周波数（４ｆｓｃ）のクロック信号が形成さ
れ、このクロック信号がＡＤ変換回路（３）に供給され
る。さらにこの変換回路（３）で変換されたデジタル信
号が倍速処理回路（６）に供給されて走査線数を２倍に
するデジタル処理が行われ、この処理されたデジタル信
号がＤＡ変換回路（７）に供給される。これらの処理回
路（６）、ＤＡ変換回路（７）にも発振器（４）からの
クロック信号が供給される。そしてこの変換回路（７）
で変換されたアナログ信号がローパスフィルタ（９）を
通じて出力端子Ｑｌに取り出される。
置の構成は第３図に示すようになっている。図において
入力端子（１）に供給された映像信号がローパスフィル
タ（ＬＰＦ ） （２）を通じてＡＤ変換回路（３）に
供給される。また入力端子（１）からの信号が発振器（
Ｏ２０’） （４）に供給されて映像信号中の色副搬送
波の４倍の周波数（４ｆｓｃ）のクロック信号が形成さ
れ、このクロック信号がＡＤ変換回路（３）に供給され
る。さらにこの変換回路（３）で変換されたデジタル信
号が倍速処理回路（６）に供給されて走査線数を２倍に
するデジタル処理が行われ、この処理されたデジタル信
号がＤＡ変換回路（７）に供給される。これらの処理回
路（６）、ＤＡ変換回路（７）にも発振器（４）からの
クロック信号が供給される。そしてこの変換回路（７）
で変換されたアナログ信号がローパスフィルタ（９）を
通じて出力端子Ｑｌに取り出される。
このようにして映像信号（アナログ信号）の倍速変換（
デジタル処理）が行われる。
デジタル処理）が行われる。
ところで上述の装置において、クロック周波数を４ｆ、
。とじている場合には、理論的に２ｆ、。の信号まで処
理が可能であり、一般に標準方式のカラーテレビジョン
信号の処理には充分である。ところが例えばマイクロコ
ンピュータ等からの映像信号の処理を行う場合に、いわ
ゆる２０００文字表示等を行おうとする場合には、上述
の４ ｆ、ｃのクロック信号では処理能力が不足になる
。
。とじている場合には、理論的に２ｆ、。の信号まで処
理が可能であり、一般に標準方式のカラーテレビジョン
信号の処理には充分である。ところが例えばマイクロコ
ンピュータ等からの映像信号の処理を行う場合に、いわ
ゆる２０００文字表示等を行おうとする場合には、上述
の４ ｆ、ｃのクロック信号では処理能力が不足になる
。
その場合に、まず第１にはクロック周波数を２倍の８
ｆ、、にすることが考えられるが、上述の装置において
倍速処理回路（６）は通常ＴＴＬで構成され、８ｆＳｃ
のような高速で処理を行うことができない。
ｆ、、にすることが考えられるが、上述の装置において
倍速処理回路（６）は通常ＴＴＬで構成され、８ｆＳｃ
のような高速で処理を行うことができない。
そこで第４図に示すような装置が提案された。
図において入力端子（１）からの映像信号がローパスフ
ィルタ（２）を通じて高速のＡＤ変換回路（３Ｘ）に供
給される。また入力端子（１）からの信号が発振器（４
ｘ）に供給されて８ ｆ、ｃのクロック信号が形成され
、このクロック信号がＡＤ変換回路（３ｘ）に供給され
る。この変換回路（３ｘ）で変換されたデジタル信号が
パラレル変換回路（１υに供給されて、１データ置きに
２系統に振り分けられる。この振り分けられたデジタル
信号がそれぞれ倍速処理回路（６ａ） （６ｂ）に供給
される。これらの処理回路（６ａ） （６ｂ）には、発
振器（４Ｘ）からの８ ｆ、、のクロック信号が２分周
回路（１３に供給されて周波数が４ ｆ、ｃにされたク
ロック信号が供給される。さらに処理回路（６ａ） （
６ｂ）で処理されたデジタル信号がシリアル変換回路ａ
３に供給され、１データずつ交互に取り出されて１系統
のデジタル信号とされる。このデジタル信号が高速のＤ
Ａ変換回路（７ｘ）に供給され、この変換回路（７ｘ）
に発振器（４ｘ）からの８ｆ、。のクロック信号が供給
される。そし【変換されたアナログ信号がローパスフィ
ルタ（９）を通じて出力端子（１（１に取り出される。
ィルタ（２）を通じて高速のＡＤ変換回路（３Ｘ）に供
給される。また入力端子（１）からの信号が発振器（４
ｘ）に供給されて８ ｆ、ｃのクロック信号が形成され
、このクロック信号がＡＤ変換回路（３ｘ）に供給され
る。この変換回路（３ｘ）で変換されたデジタル信号が
パラレル変換回路（１υに供給されて、１データ置きに
２系統に振り分けられる。この振り分けられたデジタル
信号がそれぞれ倍速処理回路（６ａ） （６ｂ）に供給
される。これらの処理回路（６ａ） （６ｂ）には、発
振器（４Ｘ）からの８ ｆ、、のクロック信号が２分周
回路（１３に供給されて周波数が４ ｆ、ｃにされたク
ロック信号が供給される。さらに処理回路（６ａ） （
６ｂ）で処理されたデジタル信号がシリアル変換回路ａ
３に供給され、１データずつ交互に取り出されて１系統
のデジタル信号とされる。このデジタル信号が高速のＤ
Ａ変換回路（７ｘ）に供給され、この変換回路（７ｘ）
に発振器（４ｘ）からの８ｆ、。のクロック信号が供給
される。そし【変換されたアナログ信号がローパスフィ
ルタ（９）を通じて出力端子（１（１に取り出される。
しかしながらこの装置において、パラレル変換、シリア
ル変換等の回路構成が複雑になる。また８ ｆ、ｃで動
作する高速のＡＤ変換、ＤＡ変換の回路は、回路として
は存在するが、４ ｆ、ｃの低速の回路に比して極めて
高価である。さらに人り変換、 ＤＡ変換が高速で駆動
されるためにクロック信号による不要輻射が発生し易く
、外部回路に影響を与えるおそれがあった。
ル変換等の回路構成が複雑になる。また８ ｆ、ｃで動
作する高速のＡＤ変換、ＤＡ変換の回路は、回路として
は存在するが、４ ｆ、ｃの低速の回路に比して極めて
高価である。さらに人り変換、 ＤＡ変換が高速で駆動
されるためにクロック信号による不要輻射が発生し易く
、外部回路に影響を与えるおそれがあった。
従来の装置は上述のように構成されていた。このため回
路構成が複雑になったり、高価な回路を使用しなければ
ならず、また不要輻射が発生し易いなどの問題点があっ
た。
路構成が複雑になったり、高価な回路を使用しなければ
ならず、また不要輻射が発生し易いなどの問題点があっ
た。
本発明は、アナログ信号な人り変換してデジタル信号と
し、このデジタル信号を任意のデジタル処理した後にＤ
Ａ変換して処理されたアナログ信号を得るようにしたア
ナログ信号のデジタル処理装置において、上記ＡＤ変換
のためのＡＤ変換回路（３ａ）（３ｂ）と、上記デジタ
ル処理のためのデジタル処理回路（６ａ） （６ｂ）と
、上記ＤＡ変換のためＯＤＡ変換回路（７ａ） （７ｂ
）とをそれぞれ複数ずつ設け、上記複数のＡＤ変換回路
（３ａ） （３ｂ）をそれぞれ異なる位相（発振器（４
）及びインバータ（５））で動作すると共に、上記複数
のＤＡ変換回路（７ａ） （７ｂ）の出力を上記ＡＤ変
換回路（３ａ） （３ｂ）の動作位相に対応する位相で
切換えられるアナログマルチプレクサ（８）を介して取
り出すようにしたアナログ信号のデジタル処理装置であ
る。
し、このデジタル信号を任意のデジタル処理した後にＤ
Ａ変換して処理されたアナログ信号を得るようにしたア
ナログ信号のデジタル処理装置において、上記ＡＤ変換
のためのＡＤ変換回路（３ａ）（３ｂ）と、上記デジタ
ル処理のためのデジタル処理回路（６ａ） （６ｂ）と
、上記ＤＡ変換のためＯＤＡ変換回路（７ａ） （７ｂ
）とをそれぞれ複数ずつ設け、上記複数のＡＤ変換回路
（３ａ） （３ｂ）をそれぞれ異なる位相（発振器（４
）及びインバータ（５））で動作すると共に、上記複数
のＤＡ変換回路（７ａ） （７ｂ）の出力を上記ＡＤ変
換回路（３ａ） （３ｂ）の動作位相に対応する位相で
切換えられるアナログマルチプレクサ（８）を介して取
り出すようにしたアナログ信号のデジタル処理装置であ
る。
この装置によれば、相互に補間する位置で信号処理を行
い、これを合成して出力信号を得るようにしたので、ク
ロックを低速のままで見掛は上高速の処理を行うことが
でき、回路構成が簡単になると共に高価な回路を用いる
必要がなく、不要輻射も防止できる。
い、これを合成して出力信号を得るようにしたので、ク
ロックを低速のままで見掛は上高速の処理を行うことが
でき、回路構成が簡単になると共に高価な回路を用いる
必要がなく、不要輻射も防止できる。
第１図において、入力端子（１１かもの信号がローパス
フィルタ（２）を通じて２つのＡＤ変換回路（３ａ）（
３ｂ）に供給される。また入力端子（１）からの信号が
発振器（４）に供給されて４ｆＳｃのクロック信号グが
形成され、このクロック信号ダがＡＤ変換回路（３ａ）
に供給されると共に、このクロック信号ダがインバータ
（５）で位相反転され、この位相反転されたクロック信
号ダがＡＤ変換回路（３ｂ）に供給される。
フィルタ（２）を通じて２つのＡＤ変換回路（３ａ）（
３ｂ）に供給される。また入力端子（１）からの信号が
発振器（４）に供給されて４ｆＳｃのクロック信号グが
形成され、このクロック信号ダがＡＤ変換回路（３ａ）
に供給されると共に、このクロック信号ダがインバータ
（５）で位相反転され、この位相反転されたクロック信
号ダがＡＤ変換回路（３ｂ）に供給される。
これらのＡＤ変換回路（３ａ） （３ｂ）で変換された
デジタル信号がそれぞれ倍速処理回路（６ａ）（６ｂ）
に供給され、それぞれ処理されたデジタル信号がＤＡ変
換回路（７ａ） （７ｂ）に供給される。これらの処理
回路（６ａ）及び変換回路（７ａ）には発振器（４）か
らのクロック信号ダが供給され、処理回路（６ｂ）及び
変換回路（７ｂ）にはインバータ（５功）らのクロック
信号グが供給される。そしてこれらの変換回路（７ａ）
（７ｂ）で変換されたアナログ信号がアナログマルチ
プレクサ（８）に供給され、このマルチプレクサ（８）
がクロック信号ダで切換られて合成され、この合成され
た信号がｑ−パスフィルタ（９）を通じて出力端子＜１
（１に取り出される。
デジタル信号がそれぞれ倍速処理回路（６ａ）（６ｂ）
に供給され、それぞれ処理されたデジタル信号がＤＡ変
換回路（７ａ） （７ｂ）に供給される。これらの処理
回路（６ａ）及び変換回路（７ａ）には発振器（４）か
らのクロック信号ダが供給され、処理回路（６ｂ）及び
変換回路（７ｂ）にはインバータ（５功）らのクロック
信号グが供給される。そしてこれらの変換回路（７ａ）
（７ｂ）で変換されたアナログ信号がアナログマルチ
プレクサ（８）に供給され、このマルチプレクサ（８）
がクロック信号ダで切換られて合成され、この合成され
た信号がｑ−パスフィルタ（９）を通じて出力端子＜１
（１に取り出される。
この装置において、例えば第２図Ａに実線で示すような
鋸歯状の信号が入力端子（１）に供給され、Ｂ、Ｃに示
すようなりロック信号ダ、グが形成されたとすると、ま
ずクロック信号グな用いる系ではＡに破線で示すような
サンプリングが行われて信号が処理され、クロック信号
ダを用いる系ではＡに一点鎖線で示すようなサンプリン
グが行われて信号が処理される。そしてこれらの処理さ
れた信号カー、例えばクロック信号疑が高電位の期間に
破線側、低電位の期間に一点鎖線側が取り出されるよう
に合成されることにより【、出力端子部には見掛は上２
倍のクロック信号で処理されたに等しい信号が取り出さ
れる。
鋸歯状の信号が入力端子（１）に供給され、Ｂ、Ｃに示
すようなりロック信号ダ、グが形成されたとすると、ま
ずクロック信号グな用いる系ではＡに破線で示すような
サンプリングが行われて信号が処理され、クロック信号
ダを用いる系ではＡに一点鎖線で示すようなサンプリン
グが行われて信号が処理される。そしてこれらの処理さ
れた信号カー、例えばクロック信号疑が高電位の期間に
破線側、低電位の期間に一点鎖線側が取り出されるよう
に合成されることにより【、出力端子部には見掛は上２
倍のクロック信号で処理されたに等しい信号が取り出さ
れる。
こうして映像信号（アナログ信号）の倍速変換（デジタ
ル処理）が行われるわけであるが、上述の装置によれば
、相互に補間する位置で信号処理を行い、これを合成し
【出力信号を得るようにしたので、クロックを低速のま
まで見掛は上高速の処理を行うことができ、回路構成が
簡単になると共に高価な回路を用いる必要がなく、不要
輻射も防止できる。
ル処理）が行われるわけであるが、上述の装置によれば
、相互に補間する位置で信号処理を行い、これを合成し
【出力信号を得るようにしたので、クロックを低速のま
まで見掛は上高速の処理を行うことができ、回路構成が
簡単になると共に高価な回路を用いる必要がなく、不要
輻射も防止できる。
なお、上述の装置は、映像信号の倍速処理に限らず、他
のアナログ信号のデジタル処理において、クロック信号
を低速にし、かつ高速の処理を行う場合に適用できる。
のアナログ信号のデジタル処理において、クロック信号
を低速にし、かつ高速の処理を行う場合に適用できる。
本発明によれば、相互に補間する位置で信号処理を行い
、これを合成して出力信号を得るようにしたので、クロ
ックを低速のままで見掛は上高速の処理を行うことがで
き、回路構成が簡単になると共に高価な回路を用いる必
要がな（、不要輻射も防止できるようになった。
、これを合成して出力信号を得るようにしたので、クロ
ックを低速のままで見掛は上高速の処理を行うことがで
き、回路構成が簡単になると共に高価な回路を用いる必
要がな（、不要輻射も防止できるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は従来の装置の構成図である。 （１）は入力端子、（２） （９）はローパスフィルタ
、（３ａ）（３ｂ）はＡＤ変換回路、（４）は発振器、
（５）はインバータ、（６ａ） （６ｂ）は倍速処理回
路、（７ａ） （７ｂ）はＤＡ変換回路、（８）はアナ
ログマルチプレクサ、顛は出力端子である。 第１図 第２図 Ｃ（わ
めの図、第３図、第４図は従来の装置の構成図である。 （１）は入力端子、（２） （９）はローパスフィルタ
、（３ａ）（３ｂ）はＡＤ変換回路、（４）は発振器、
（５）はインバータ、（６ａ） （６ｂ）は倍速処理回
路、（７ａ） （７ｂ）はＤＡ変換回路、（８）はアナ
ログマルチプレクサ、顛は出力端子である。 第１図 第２図 Ｃ（わ
Claims (1)
- アナログ信号をＡＤ変換してデジタル信号とし、このデ
ジタル信号を任意のデジタル処理した後にＤＡ変換して
処理されたアナログ信号を得るようにしたアナログ信号
のデジタル処理装置において、上記ＡＤ変換のためのＡ
Ｄ変換回路と、上記デジタル処理のためのデジタル処理
回路と、上記ＤＡ変換のためのＤＡ変換回路とをそれぞ
れ複数ずつ設け、上記複数のＡＤ変換回路をそれぞれ異
なる位相で動作すると共に、上記複数のＤＡ変換回路の
出力を上記ＡＤ変換回路の動作位相に対応する位相で切
換えられるアナログマルチプレクサを介して取り出すよ
うにしたアナログ信号のデジタル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26698484A JPS61144126A (ja) | 1984-12-18 | 1984-12-18 | アナログ信号のデジタル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26698484A JPS61144126A (ja) | 1984-12-18 | 1984-12-18 | アナログ信号のデジタル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144126A true JPS61144126A (ja) | 1986-07-01 |
Family
ID=17438437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26698484A Pending JPS61144126A (ja) | 1984-12-18 | 1984-12-18 | アナログ信号のデジタル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258427A (ja) * | 1988-08-24 | 1990-02-27 | New Japan Radio Co Ltd | Ａ／ｄ・ｄ／ａ変換装置 |
-
1984
- 1984-12-18 JP JP26698484A patent/JPS61144126A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258427A (ja) * | 1988-08-24 | 1990-02-27 | New Japan Radio Co Ltd | Ａ／ｄ・ｄ／ａ変換装置 |
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