JPS61134126A - 位相同期型周波数シンセサイザ - Google Patents
位相同期型周波数シンセサイザInfo
- Publication number
- JPS61134126A JPS61134126A JP59256715A JP25671584A JPS61134126A JP S61134126 A JPS61134126 A JP S61134126A JP 59256715 A JP59256715 A JP 59256715A JP 25671584 A JP25671584 A JP 25671584A JP S61134126 A JPS61134126 A JP S61134126A
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- JP
- Japan
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- resistance value
- loop filter
- resistances
- frequency synthesizer
- time
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、無線通信機計測器等に用いる位相同期ループ
型の周波数シンセサイザに関するものである。
型の周波数シンセサイザに関するものである。
従来の技術
最近半導体技術の進歩により位相同期ループ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ （Ｐ Ｌ Ｌ ） ）用
ＩＣが廉価となり無線機一般に盛んに利用されるように
な−てきた。ＰＬＬは周波数シンセサイザのほか、ＦＭ
あるいはＰＭの変復調回路にもしばしば用いられて来て
いる。
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ （Ｐ Ｌ Ｌ ） ）用
ＩＣが廉価となり無線機一般に盛んに利用されるように
な−てきた。ＰＬＬは周波数シンセサイザのほか、ＦＭ
あるいはＰＭの変復調回路にもしばしば用いられて来て
いる。
第３図はＰＬＬ回路を用いた周波敞シンセサイザの基本
構成を示すものである。同図において、３０１は電圧制
御発振器（ＶＣＯ）、３０２は可変分周器（１／Ｎ）、
３０３は位相検波器（ＰＤ）、３０５はループフィルタ
（ＬＰＦ ）である。また３０４は基準信号発生器（Ｔ
ＣＸＯ）で、分周器３０２を介してＰＤ３０３に接続さ
れている。
構成を示すものである。同図において、３０１は電圧制
御発振器（ＶＣＯ）、３０２は可変分周器（１／Ｎ）、
３０３は位相検波器（ＰＤ）、３０５はループフィルタ
（ＬＰＦ ）である。また３０４は基準信号発生器（Ｔ
ＣＸＯ）で、分周器３０２を介してＰＤ３０３に接続さ
れている。
ところでいまシンセサイザの雑音帯域中を小さく設計し
キャリア近傍の雑音を低減しようとすると、ＬＰＦ３０
５の遮断周波数は十分に下げる必要がある。ところが、
Ｌ Ｐ Ｆ ３０５の遮断周波数を下げると、ＰＬＬの
引込み時間が長くなうたり、引込み範囲が狭くなる等の
問題を生ずる。このため従来より、ループ特性を最適化
するためフィルタ定数を自動的に切替える２モードフイ
ルタ（たとえばｒＰＬＬ−ＩＣの使い方ＪＰ、１２９．
産報出版、１９アロ）や、ダイオードを用いた簡便な切
替回路とが知られている。第４図はそのダイオードを２
個用いたループフィルタの回路構成を示すものである。
キャリア近傍の雑音を低減しようとすると、ＬＰＦ３０
５の遮断周波数は十分に下げる必要がある。ところが、
Ｌ Ｐ Ｆ ３０５の遮断周波数を下げると、ＰＬＬの
引込み時間が長くなうたり、引込み範囲が狭くなる等の
問題を生ずる。このため従来より、ループ特性を最適化
するためフィルタ定数を自動的に切替える２モードフイ
ルタ（たとえばｒＰＬＬ−ＩＣの使い方ＪＰ、１２９．
産報出版、１９アロ）や、ダイオードを用いた簡便な切
替回路とが知られている。第４図はそのダイオードを２
個用いたループフィルタの回路構成を示すものである。
第４図において、４ｏ１はループフィルタ３０６の入力
端子（ＰＤ３０３の出力端子）、４０２は出力端子（Ｖ
ＣＯ３０１への制御電圧）である。
端子（ＰＤ３０３の出力端子）、４０２は出力端子（Ｖ
ＣＯ３０１への制御電圧）である。
ループフィルタは、抵抗Ｒ２，Ｆｌ、 、容量Ｃで構成
されるが、高速引込みのためダイオードＤ、 、 Ｄ２
、抵抗Ｒ３が付加される。この回路ではＲ２＞ ”ｓに
選ばれる。
されるが、高速引込みのためダイオードＤ、 、 Ｄ２
、抵抗Ｒ３が付加される。この回路ではＲ２＞ ”ｓに
選ばれる。
定常状態においては、端子４０１と４０２には大きな電
位は印加されないためダイオードＤ４．Ｄ２はほぼ開放
状態であるため高抵抗を示し、ループフィルタはＲ２，
Ｒ，、Ｃで形成される。また電源投入時には端子４０１
，４０２の電位差が大きくなり、ダイオードＤ１１Ｄ２
がＯＮするため、フィルタはＲ５，Ｒ１，Ｃで動作する
。そして”ｓ ＜ ”２により、ループフィルタの時定
数が小さくなり、高速引込み動作を行うようになる。
位は印加されないためダイオードＤ４．Ｄ２はほぼ開放
状態であるため高抵抗を示し、ループフィルタはＲ２，
Ｒ，、Ｃで形成される。また電源投入時には端子４０１
，４０２の電位差が大きくなり、ダイオードＤ１１Ｄ２
がＯＮするため、フィルタはＲ５，Ｒ１，Ｃで動作する
。そして”ｓ ＜ ”２により、ループフィルタの時定
数が小さくなり、高速引込み動作を行うようになる。
ダイオードを２ケ用いる理由は、充電、放電のそれぞれ
に対応するためである。
に対応するためである。
発明が解決しようとする問題点
ところでこの回路は、第６図（同図において、横軸は時
間、縦軸はＶＣＯ制御電圧すなわちループフィルタの出
力電圧を示す。）に示すように、ダイオードがＯＮから
ＯＦＦに急速に切替るため、ＯＦＦ状態での引込み時間
が長くかかシ、高速引込み回路としては不モ分な特性と
なってしまう。
間、縦軸はＶＣＯ制御電圧すなわちループフィルタの出
力電圧を示す。）に示すように、ダイオードがＯＮから
ＯＦＦに急速に切替るため、ＯＦＦ状態での引込み時間
が長くかかシ、高速引込み回路としては不モ分な特性と
なってしまう。
すなわち、Ｔ＝Ｏで電源を投入すると、Ｔ＝Ｔ。
まではダイオードがＯＮ状態となるためループの応答は
速いが、Ｔ＝で２ 近傍でダイオードがＯｎ状態となる
とループの応答が遅くなり、Ｔ＝Ｔ２でループがロック
状態となる。
速いが、Ｔ＝で２ 近傍でダイオードがＯｎ状態となる
とループの応答が遅くなり、Ｔ＝Ｔ２でループがロック
状態となる。
このようにダイオードを用いた切替えでは、ループがロ
ック状態（引込みを完了しない状態）でループ定数の切
替えが行なわれるため高速引込みには限界がちうた。
ック状態（引込みを完了しない状態）でループ定数の切
替えが行なわれるため高速引込みには限界がちうた。
前述したように従来の方式では、切替の定数の変化を大
きくとらざるを得ないため、実効的な引込み時間を十分
短くできないという問題があった。
きくとらざるを得ないため、実効的な引込み時間を十分
短くできないという問題があった。
本発明は、この切替回路に対して、より高速な引込みを
行うようにすることを目的とする。
行うようにすることを目的とする。
問題点を解決するための手段
本発明は、ループフィルタの定数を電気的に抵抗を可変
できる素子を用いて連続的に変化させて、切替時の不安
定さをなりシ、かつ高速引込みを実現させようとするも
のである。
できる素子を用いて連続的に変化させて、切替時の不安
定さをなりシ、かつ高速引込みを実現させようとするも
のである。
作用
本発明は、ＰＬＬ回路のループフィルタを構成する抵抗
の値を、電源投入時あるいは周波数シンセサイザの設定
周波数を変更する際に、小さい値に設定し高速引込みを
行い、引込みが完了した時点で抵抗値を連続的に徐々に
上げ、ループの雑音帯域中を小さくしようとするもので
ある。
の値を、電源投入時あるいは周波数シンセサイザの設定
周波数を変更する際に、小さい値に設定し高速引込みを
行い、引込みが完了した時点で抵抗値を連続的に徐々に
上げ、ループの雑音帯域中を小さくしようとするもので
ある。
実施例
以下、本発明の一実施例について説明する。
第１図は本発明の第１の実施例における位相同期型周波
数シンセサイザの要部であるループフィルタの回路図で
ある。
数シンセサイザの要部であるループフィルタの回路図で
ある。
第１図において、１０１はループフィルタの入力端子、
１１３は出力端子で、入力端子１０１には位相比較器（
ＰＤ）の出力信号が印加され、出力端子１１３は、電圧
制御発振器（ＶＣＯ）の制御端子に接続される。定常状
態におけるループフィルタは抵抗Ｂ、・、Ｒ２および容
量Ｃで構成される。
１１３は出力端子で、入力端子１０１には位相比較器（
ＰＤ）の出力信号が印加され、出力端子１１３は、電圧
制御発振器（ＶＣＯ）の制御端子に接続される。定常状
態におけるループフィルタは抵抗Ｂ、・、Ｒ２および容
量Ｃで構成される。
抵抗Ｒ１，Ｒ２の両端には、外部からの信号でその抵抗
値が可変（電子ボリューム）できる素子１０７．１０８
および抵抗Ｒ，、Ｒ４がそれぞれ接続される。
値が可変（電子ボリューム）できる素子１０７．１０８
および抵抗Ｒ，、Ｒ４がそれぞれ接続される。
いま、抵抗１０７ 、１０８ｉＲｙ１ 、 Ｒｙ２とす
ると、電源投入時にはＲｖ＋ ＋ Ｒｓ ＜ Ｒｔ ｔ
Ｒｙ２ ＋Ｒ４ＣＲ２する条件を満たし、定常状態に
おいてはＦｔ、、 −１−Ｒ５＞ Ｒ，、Ｒｖ２＋ Ｒ
４）＞ Ｒ，、なるように、抵抗１０了、１ｏ８の抵抗
値は外部制御線１１１゜１１２で制御するようにする。
ると、電源投入時にはＲｖ＋ ＋ Ｒｓ ＜ Ｒｔ ｔ
Ｒｙ２ ＋Ｒ４ＣＲ２する条件を満たし、定常状態に
おいてはＦｔ、、 −１−Ｒ５＞ Ｒ，、Ｒｖ２＋ Ｒ
４）＞ Ｒ，、なるように、抵抗１０了、１ｏ８の抵抗
値は外部制御線１１１゜１１２で制御するようにする。
またＩＱ９は、抵抗１０７ 、１０８の抵抗値Ｒｖ１．
Ｒマ２が時間とともに連続的に変化可能ならしめるため
に設けられた抵抗値制御回路、１１０は電源投入９周波
数切替時を検出して抵抗値制御回路１０９に起動信号を
送出する端子である。
Ｒマ２が時間とともに連続的に変化可能ならしめるため
に設けられた抵抗値制御回路、１１０は電源投入９周波
数切替時を検出して抵抗値制御回路１０９に起動信号を
送出する端子である。
この起動信号は、ループがロックした状態（この状態は
位相検波器に通常具備されるロック検出器を用いて容易
に検出できる。）になった際に送出されるようにするこ
とができるから、ループはロック状態を保持したままそ
の雑音帯域を徐々に小さくでき、従来方式にみられない
高速引込みと狭い雑音帯域中を実現できる。
位相検波器に通常具備されるロック検出器を用いて容易
に検出できる。）になった際に送出されるようにするこ
とができるから、ループはロック状態を保持したままそ
の雑音帯域を徐々に小さくでき、従来方式にみられない
高速引込みと狭い雑音帯域中を実現できる。
次に本発明の第２の実施例について説明する。
第２図（＆）は本発明の第２の実施例における位相同期
型周波数シンセサイザの要部であるループフィルタの回
路図である。
型周波数シンセサイザの要部であるループフィルタの回
路図である。
第１図と同一の機能を有するものには同一の番号を付し
ている。この回路は具体的な回路構成を示すもので、電
気的に抵抗値を可変できる素子として、Ｎチャンネルの
電界効果トランジスタπ刃を用いている。このトランジ
スタは、ゲート−ソース間の電位をかえることによりド
レイン−ソース間の抵抗を２ケタはど変化できる特性を
もっている。
ている。この回路は具体的な回路構成を示すもので、電
気的に抵抗値を可変できる素子として、Ｎチャンネルの
電界効果トランジスタπ刃を用いている。このトランジ
スタは、ゲート−ソース間の電位をかえることによりド
レイン−ソース間の抵抗を２ケタはど変化できる特性を
もっている。
この素子を第２図（勾に示すように抵抗Ｒ２に抵抗Ｒ４
ｋ介して並列に接続する。
ｋ介して並列に接続する。
第２図（ｂ）は制御端子１１１からの制御信号と、その
時の抵抗値の変化を示している。横軸は時間である。
時の抵抗値の変化を示している。横軸は時間である。
いま’］’＝Ｑで電源投入、あるいは周波数切替がちう
たとする。Ｔ＝Ｑからで＝Ｔ＆ まで、ゲートーンー
ス内電圧Ｖ、、＝Ｏｔ−保持すると、この区間ではドレ
イン−ソース間抵抗ＲＤ８は最も小さい−なる値をとる
。すなわち、ＲｌＬ ＋ Ｒ４＜ Ｒ２に設定されるか
ら、ループ定数は小さく高速引込みが可能となる。そし
てＴ＝Ｔ＆ で引込みが完了すると、”Ｇｌｌは時間と
ともに徐々に減少し’Ｉ’ ＝ Ｔｂ で−Ｖとなる
。
たとする。Ｔ＝Ｑからで＝Ｔ＆ まで、ゲートーンー
ス内電圧Ｖ、、＝Ｏｔ−保持すると、この区間ではドレ
イン−ソース間抵抗ＲＤ８は最も小さい−なる値をとる
。すなわち、ＲｌＬ ＋ Ｒ４＜ Ｒ２に設定されるか
ら、ループ定数は小さく高速引込みが可能となる。そし
てＴ＝Ｔ＆ で引込みが完了すると、”Ｇｌｌは時間と
ともに徐々に減少し’Ｉ’ ＝ Ｔｂ で−Ｖとなる
。
ｖＣｋｓ ＝−ＶでのＲＤ８ ｆｃＲｂ とすると、
Ｆｔｎｓはこの期間にＲ＆ からＲｂ まで連続的に
変化する。この時、Ｒａ ＋ Ｒ４＞ Ｒ２とするとル
ープ特性は可変抵抗回路の影響をもはやうけなく定常状
態に達する。
Ｆｔｎｓはこの期間にＲ＆ からＲｂ まで連続的に
変化する。この時、Ｒａ ＋ Ｒ４＞ Ｒ２とするとル
ープ特性は可変抵抗回路の影響をもはやうけなく定常状
態に達する。
このような構成をとることにより、ループはロックした
状態を保持しつつ雑音帯域中の狭い高速引込みのシンセ
サイザを実現できる。
状態を保持しつつ雑音帯域中の狭い高速引込みのシンセ
サイザを実現できる。
発明の効果
以上述べたように本発明は、ＰＬＬ型周波数シンセサイ
ザのループフィルタを構成する１つ以上の抵抗の抵抗値
を外部からの信号でその値を可変できる素子あるいは回
路を用いて雑音帯域の狭へキャリア近傍の雑音が良好な
高速引込みのシンセサイザを実現できるもので、その工
業的価値はきわめて大きいものである。
ザのループフィルタを構成する１つ以上の抵抗の抵抗値
を外部からの信号でその値を可変できる素子あるいは回
路を用いて雑音帯域の狭へキャリア近傍の雑音が良好な
高速引込みのシンセサイザを実現できるもので、その工
業的価値はきわめて大きいものである。
第１図は本発明の第１の実施例における位相同期型周波
数シンセサイザの要部であるループフィルタの回路図、
第２図（２Ｌ）は本発明の第２の実施例ニオケる同シン
セサイザの要部であるループフィルタの回路図、第２図
（′ｂ）は外部コア トロール信号の波形図、第３図は
通常用いられる位相同期型周波数シンセサイザの基本的
なブロック構成図、第４図は従来の高速引込み回路用の
ループフィルタの回路図、第６図は同ループフィルタの
同期引込み波形図である。 ＩＱｌ・・・・・・入力端子、１１３・・・・・・出力
端子、１０ア、１ｏ８・・・・・・可変抵抗、１０９・
・・・・・制御回路、１１ｏ・・・・・・起動信号入力
端子、１１２・・・・・・電界効果トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２１ 第３図
数シンセサイザの要部であるループフィルタの回路図、
第２図（２Ｌ）は本発明の第２の実施例ニオケる同シン
セサイザの要部であるループフィルタの回路図、第２図
（′ｂ）は外部コア トロール信号の波形図、第３図は
通常用いられる位相同期型周波数シンセサイザの基本的
なブロック構成図、第４図は従来の高速引込み回路用の
ループフィルタの回路図、第６図は同ループフィルタの
同期引込み波形図である。 ＩＱｌ・・・・・・入力端子、１１３・・・・・・出力
端子、１０ア、１ｏ８・・・・・・可変抵抗、１０９・
・・・・・制御回路、１１ｏ・・・・・・起動信号入力
端子、１１２・・・・・・電界効果トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２１ 第３図
Claims (3)
- （１）電圧制御発振器、基準信号発振器、分周器、位相
検波器およびループフィルタを具備し、前記ループフィ
ルタが抵抗および容器で構成され、かつその抵抗の少く
とも１つを電源投入時、設定周波数切替時に外部からの
信号で低抵抗値より高抵抗値へ連続的に変化させる位相
同期型周波数シンセサイザ。 - （２）電源投入時、あるいは設定周波数切替時に抵抗値
を低く設定し、同期引込み完了時に抵抗値を連続的に高
い値に変化させていくことを特徴とする特許請求の範囲
第１項記載の位相同期型周波数シンセサイザ。 - （３）抵抗値可変素子に電界効果トランジスタを用いた
ことを特徴とする特許請求の範囲第１項記載の位相同期
型周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256715A JPS61134126A (ja) | 1984-12-05 | 1984-12-05 | 位相同期型周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256715A JPS61134126A (ja) | 1984-12-05 | 1984-12-05 | 位相同期型周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134126A true JPS61134126A (ja) | 1986-06-21 |
Family
ID=17296451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256715A Pending JPS61134126A (ja) | 1984-12-05 | 1984-12-05 | 位相同期型周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134126A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290331A (ja) * | 1989-04-27 | 1990-11-30 | Nec Ic Microcomput Syst Ltd | Ｐｌｌ発振器 |
| US5146187A (en) * | 1991-07-01 | 1992-09-08 | Ericsson Ge Mobile Communications Inc. | Synthesizer loop filter for scanning receivers |
| US5272452A (en) * | 1991-08-20 | 1993-12-21 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer with variable bandwidth loop filter |
| JP2013031012A (ja) * | 2011-07-28 | 2013-02-07 | Toshiba Corp | Ｐｌｌ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148939A (ja) * | 1974-10-25 | 1976-04-27 | Kogyo Gijutsuin | Jikibaburumemorisochi |
| JPS5221883A (en) * | 1975-08-12 | 1977-02-18 | Aichi Tokei Denki Co Ltd | Temperature measuring apparatus |
| JPS5275917A (en) * | 1975-12-22 | 1977-06-25 | Toshiba Corp | Phase control circuit |
| JPS5384666A (en) * | 1976-12-30 | 1978-07-26 | Alps Electric Co Ltd | Pll circuit |
| JPS5616328A (en) * | 1979-07-19 | 1981-02-17 | Mitsubishi Electric Corp | Phase synchronous loop device |
-
1984
- 1984-12-05 JP JP59256715A patent/JPS61134126A/ja active Pending
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| JP2013031012A (ja) * | 2011-07-28 | 2013-02-07 | Toshiba Corp | Ｐｌｌ |
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