JP3717897B2 - 高速ｐｌｌ周波数シンセサイザー - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ループフィルタを有した高速ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザーに関するものである。
【０００２】
【従来の技術】
一系統のＰＬＬ回路で、ＶＣＯ（Ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）の送受信周波数制御ができるＰＬＬ周波数シンセサイザーの構成において、従来方式で用いたループフィルタは、「１種類の低域フィルタのみか、２種類の低域の継続接続されたものを使用する。」である。送信と受信の低域フィルタ特性を個々に設定できるようなものではない。（例えば、非特許文献１参照）
また、ＰＬＬ周波数シンセサイザーの高速ロックアップの実現方法をＬＰＦ（ローパスフィルタ）の回路の工夫で実施しているものもある。（例えば、非特許文献２参照）
【０００３】
【非特許文献１】
小川 伸郎著「新しいＰＬＬ技術」オーム出版、昭和６２年６月２０日、ｐ．３９−４２
【非特許文献２】
萩原 将文、鈴木 裕一 編著「実用ＰＬＬ周波数シンセサイザー」総合電子出版社、１９９５年３月１０日、ｐ．１８６−１８８
【０００４】
従来、用いられているＰＬＬ周波数シンセサイザーの構成原理を表す例を、図３に示す。図３は、プログラムカウンタと、リファレンスカウンタと、位相比較器とを有したＰＬＬ−ＩＣ１、ＰＬＬ−ＩＣ１出力の位相補正パルスから直流成分を得るループフィルタとしてのＬＰＦ２、所定の局部発振周波数を出力するＶＣＯ３、ＶＣＯ３出力周波数をプリセット形分周するプリスケーラ、基準周波数発振器によって構成されている。
従来例では、送信時のＰＬＬ周波数シンセサイザーの特性と受信時のＰＬＬ周波数シンセサイザーの特性を異にしたい場合には、基準周波数発振器は共通とし、ＰＬＬ−ＩＣ、ＬＰＦ、ＶＣＯ、プリスケーラのいずれかの回路は送信用、受信用それぞれに有する構成としていた。
また、ＰＬＬ周波数シンセサイザーの高速ロック手段として、チャネル周波数切替え時などの周波数遷移時には時定数の小さなＬＰＦ側を選択してロック速度を速め、所定の周波数ロック後には、時定数の大きなＬＰＦに切り替えてロック安定度を確保するような構成例もある（非特許文献２ 参照）。
【０００５】
【発明が解決しようとする課題】
移動体通信機器で用いられるＰＬＬ周波数シンセサイザーは、チャネル周波数間隔が狭い上、移動体の移動速度に追従させるため高速でチャネル周波数切替えをしなければならない。
また、送信側のＶＣＯに直接ＦＭ変調及びＦＳＫ変調をかけてデータ変調するような無線機においては、音声帯域（０．３〜３ｋＨｚ）に加えて、その下部帯域（約１〜３００Ｈｚ）での信号伝送をも実現することが必要であるため、ＰＬＬ周波数シンセサイザーでは、時定数の大きいループフィルタが必要となり、その結果、ＰＬＬ周波数シンセサイザーのロック時間は長くなる。受信側においても同じループフィルタの構成をとるのでロック時間は長くなる。このような理由から、従来は、複雑な構成を有したＰＬＬ周波数シンセサイザーでないと、高速ロックの実現は困難であるとされていた。
【０００６】
本発明は、前記課題を解決して、簡易な構成により、高速ロックされる高速ＰＬＬ周波数シンセサイザーを提供することを目的とする。
【０００７】
【課題を解決するための手段】
この目的を達成するために、本発明の高速ＰＬＬ周波数シンセサイザーは、 ＰＬＬ用ＩＣと、ループフィルタと、ＶＣＯとを一系統に形成されたＰＬＬ周波数シンセサイザーであって、
前記ループフィルタの構成素子である複数の抵抗と複数のコンデンサは、それぞれＳＷを用いて送信と受信とに切り替えて該送信と受信それぞれのループフィルタ特性に対応させるように設定する手段と、
前記ＰＬＬ用ＩＣの出力と前記コンデンサとの間に、電流増幅用バッファーアンプとして演算増幅器が接続され、送受チャンネル周波数切り替え時の所定のタイミング時間に前記コンデンサの電荷の充放電を前記演算増幅器によって行う手段と、
さらに、受信から送信への切替え時に前記コンデンサの動作電位の変化量を少なくさせるために受信時は未使用となる側の前記コンデンサを前記ＶＣＯの制御電圧の中点電位に充電しておく手段とが備えられ前記送信と受信との切替え時の時定数の収斂が高速化されたことを特徴とすることにより上記課題を解決したものである。
【０００８】
【発明の実施の形態】
図１は本発明の実施例を示す回路図であり、集積回路ＰＬＬであるＰＬＬ−ＩＣ１、ループフィルタ２、演算増幅器４、中点電位電源部５、インバータ６、ＶＣＯ３等を有するＰＬＬ周波数シンセサイザーの要部である。
ループフィルタ２は、抵抗器とコンデンサの複数の素子によるＬＰＦの基本構成を有しているものである。このループフィルタ２の入出力間に接続され、時定数を構成する抵抗器Ｒ１と、このＲ１の出力側とＧＮＤ間に並列接続され、時定数を構成する抵抗器Ｒ２、抵抗器Ｒ３とがあり、このＲ３に直列接続された送受切り替え制御が行えるスイッチＳＷ１があり、ＳＷ１が送信時オンして、Ｒ２とＲ３による並列抵抗値が構成され送信時の時定数を与える抵抗値となる。なお受信時はＲ２のみとなる。
更に、時定数を構成するコンデンサＣ１、コンデンサＣ２があり、このＣ２に直列接続された送受切り替え制御が行えるスイッチＳＷ２があり、ＳＷ２が送信時オンして、Ｃ１とＣ２の並列容量値が構成され送信時の時定数を与える容量値となる。なお受信時はＣ１のみとなる。 ＳＷ１とＳＷ２は、それぞれＴＸ／ＲＸ制御信号によって制御される（例えば、送信時“Ｈ”レベル：オン、受信時“Ｌ”レベル：オフ）。
以上の操作により、受信時のループフィルタは、Ｒ１、Ｒ２、Ｃ１で構成されるラグリード・フィルタ型として時定数が設定され、送信時のループフィルタは、Ｒ１、Ｒ２とＲ３の並列抵抗値、Ｃ１とＣ２の並列容量値で構成されるラグリード・フィルタ型として時定数が設定されてＰＬＬ周波数シンセサイザーに用いられる。
このように送信と受信のそれぞれに対して、所望の抵抗値分、所望の容量値分の素子を切替え選択して、時定数が切り替えられて送信と受信のループフィルタ特性を別々に設定可能とすることにより、ＰＬＬ周波数シンセサイザーの送信時、受信時それぞれのチャネル周波数に応じたループフィルタとしてのＬＰＦを送受一系統の回路構成で構成されるものである。
特に、送信時にあっては変調周波数特性をＤＣ成分近傍から音声周波数の高域範囲までの周波数帯域をもったデータ変調特性に対応したループフィルタの時定数に設定することが可能となる。
【０００９】
次に、ＰＬＬ―ＩＣ１とＣ１の間に接続され、電流増幅用バッファーアンプとして作用する演算増幅器４と、この回路のループ制御を行うスイッチＳＷ３を有して、チャネル周波数切り替え時のＣ１、Ｃ２電荷の充放電をコンデンサに対して直接に行えるようにする回路なので、ループフィルタ所望のＲＣ時定数を経た充放電を待たずに、Ｃ１、Ｃ２の充放電を直接に行えることで高速ロック時間を実現でき、ＰＬＬ周波数シンセサイザー全体（送信，受信）の高速化を図ることができる高速制御回路である。
ＳＷ３は、Loop sel信号（マイクロコンピュータによりソフト的に制御された信号）により制御されるものであり、マイクロコンピュータから出されるＬＥ（ロードイネーブル）信号の立ち上がりパルスと同期させ数msecの間のLoop sel信号として、この回路に入力され、例えば、Loop sel信号“Ｈ”レベルで、ＳＷ３オンとし演算増幅器４の出力をＣ１に接続し、送信時にあってはＣ２にも接続させることになり、受信時はＣ１，送信時はＣ１とＣ２の充放電を上記タイミング間において直接に行い高速となる。
なお、当然ながら、周波数チャネル切替え時以外のタイミングでのＰＬＬロックループは、ループフィルタ所望の時定数でループ制御が行われる回路である。
【００１０】
更に、送信時の時定数として接続されるコンデンサＣ２は、接続された送受切り替え制御として用いられるスイッチＳＷ４を介して所定のＤＣ電圧を有する中点電位電源部５に接続される。受信時には、時定数として未使用となるＣ２であるので、ＳＷ４がオン状態となって、Ｃ２の電荷をＶＣＯ３の制御電圧の中点電位に中点電位電源部５の電圧で充電される。受信殻送信へのチャネル周波数切替え時の送信側時定数としてのＣ２の電位の変化量を少なくすることで高速ロック時間を実現する高速制御回路である。
ＳＷ４は ＴＸ ／ＲＸ の反転信号により制御される。例えば中点電位電源部５出力を２．５Ｖに設定することで、受信⇒送信のチャネル周波数切替え時のＰＬＬロックループの時定数を決める送信側のコンデンサＣ２のスタート電位は常に２．５Ｖとなる。Ｌｏチャネル周波数の制御電圧は１Ｖであり、Ｈｉチャネル周波数の制御電圧は４Ｖであるような送信ＶＣＯ制御の場合、チャネル周波数切替り時の最大電圧変化が、チャージアップ時のＣ２制御電圧は、２．５Ｖ→４Ｖの電圧変化量であり、チャージダウン時のＣ２制御電圧は、２．５Ｖ→１Ｖの電圧変化量となり、両電圧変化量とも１．５Ｖとなり、本回路を有しない従来回路の電圧変化量の１／２以下に抑えられる（従来の電圧変化量は、チャージアップ時、０Ｖ→４Ｖで４Ｖとなり、チャージダウン時、４Ｖ→１Ｖで３Ｖとなる。）。
このようにＰＬＬロックループの時定数用コンデンサの充放電の負担を減らすことで、ＰＬＬ周波数シンセサイザー全体（送信，受信）の高速化を図ることができる。
【００１１】
制御信号のタイム・チャート例を図２に示す。図２-（Ａ）は、送信⇒受信のチャネル周波数切替えタイム・チャートを示す。マイクロコンピュータから出力されるＬＥ信号の指令に従い、先ずＬｏｏｐ ｓｅｌ信号を約4ミリ秒間、例えば“Ｈ”レベルとし、ＳＷ３がオン状態となる。そのオンタイミングの間、チャネル周波数切替えのためのＣ１、Ｃ２の充放電制御が行わる。更に、ＴＸ／ＲＸ信号が例えば“Ｌ”レベルでＲＸモードに切替えられ、ＳＷ１とＳＷ２はオフ状態となり、Ｒ１，Ｒ２、Ｃ１での受信用時定数の回路構成となる。ＳＷ４はオン状態となりＣ２と中点電位電源部５が接続され充電状態となる。
図２-（Ｂ）は、受信⇒送信のチャネル周波数切替えタイム・チャートを示す。マイクロコンピュータから出力されるＬＥ信号の指令に従い、先ずＬｏｏｐ ｓｅｌ信号を約７ミリ秒間、例えば“Ｈ”レベルとし、ＳＷ３がオン状態となる。そのオンタイミングの間チャネル周波数切替えのためのＣ１、Ｃ２の充放電制御が行われ、更に、ＴＸ／ＲＸ信号が例えば“Ｈ”レベルでＴＸモードに切替えられ、ＳＷ１はオン状態となり、Ｒ２とＲ３が並列接続となり、ＳＷ２もオン状態となり、Ｃ１とＣ２が並列接続となる。Ｒ１，Ｒ２、Ｒ３、Ｃ１、Ｃ２での送信用時定数の回路構成となる。ＳＷ４はオフ状態となりＣ２と中点電位電源部５が切り離される。
【００１２】
【発明の効果】
以上詳細に述べたように、本発明は、移動体通信機器で用いられるＰＬＬ周波数シンセサイザーとして、その要求を満たすべく次の効果を奏する。
（１）ループフィルタの時定数は、送受毎に一部回路素子の切替えですむので、ＰＬＬ周波数シンセサイザーとしては、１系統のループフィルタ構成で済むので回路構成の省力化となる。
（２）ループフィルタの時定数は、送受毎に、その特性値を設定するので、送受毎に精度の高いＰＬＬループ特性を得ることができる。
（３）チャネル周波数切替え時の限定されたタイミングで、ループフィルタの時定数用コンデンサの充放電を強制的に行えるので、送受信とも高速度のＰＬＬループ特性を得ることができる。
（４）受信体タイミング時に、送信用コンデンサに、ＶＣＯ中点電位を与えておくので、送信時において、高速度のＰＬＬループ特性を得ることができる。
（５）ＶＣＯに直接変調を掛けてデータ伝送するような装置の高速のＰＬＬ周波数シンセサイザーに適する。
【図面の簡単な説明】
【図１】本発明の実施例を示す回路図である。
【図２】本発明の制御信号タイム・チャートである。
【図３】従来のＰＬＬ周波数シンセサイザーの基本構成例である。
【符号の説明】
１ ＰＬＬ−ＩＣ
２ ループフィルタ（ＬＰＦ）
３ ＶＣＯ
４ 演算増幅器
５ 中点電位電源部（ＤＣ）
６ インバータ

Claims (1)

1. ＰＬＬ用ＩＣと、ループフィルタと、ＶＣＯとを一系統に形成されたＰＬＬ周波数シンセサイザーであって、
   前記ループフィルタの構成素子である複数の抵抗と複数のコンデンサは、それぞれＳＷを用いて送信と受信とに切り替えて該送信と受信それぞれのループフィルタ特性に対応させるように設定する手段と、
   前記ＰＬＬ用ＩＣの出力と前記コンデンサとの間に、電流増幅用バッファーアンプとして演算増幅器が接続され、送受チャンネル周波数切り替え時の所定のタイミング時間に前記コンデンサの電荷の充放電を前記演算増幅器によって行う手段と、
   さらに、受信から送信への切替え時に前記コンデンサの動作電位の変化量を少なくさせるために受信時は未使用となる側の前記コンデンサを前記ＶＣＯの制御電圧の中点電位に充電しておく手段とが備えられ前記送信と受信との切替え時の時定数の収斂が高速化されたことを特徴とする高速ＰＬＬ周波数シンセサイザー。

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