JPS61131540A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61131540A JPS61131540A JP25350584A JP25350584A JPS61131540A JP S61131540 A JPS61131540 A JP S61131540A JP 25350584 A JP25350584 A JP 25350584A JP 25350584 A JP25350584 A JP 25350584A JP S61131540 A JPS61131540 A JP S61131540A
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- JP
- Japan
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- region
- film
- wiring
- chip
- conductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、装置内部の異常が外部より探索可能であり、
信頼性の高い半導体装置に関する。
信頼性の高い半導体装置に関する。
（従来技術）
半導体装置は、装置製造の過程において表面に凹凸が形
成されるが、このｐ面凹凸が大きいと、素子の製造難度
が増大し、製品製造の良品率が低下する。製造良品率を
向上させる為には、Ａｄ配線工程を行う前に、あらかじ
め素子表面に不純物リン濃度が１０−以上の高濃度ＰＳ
Ｇ膜（リンケイ酸ガラス膜）を形成し、１０００℃程度
の高温で軟化させ、装置表面の平坦化を図り、ＡＪ配線
工程の製造難度を容易化することが有効である。ところ
が、りン碇度の高いＰ２Ｏ膜は水分を吸収した場合、Ａ
Ｊと反応してＡｌｌ配線を腐蝕・断線させるなど、装置
の信頼性の低下や故障を引き起こす。このため、従来は
前記高濃度リン含有ＰＥＧ膜の上に、更に保護膜として
プラズマ窒化膜などが形成される。水分のＰＳＧ中への
浸入を防止するため、通常プラズマ窒化膜はスフ２イブ
線を除く全表面を覆い、前記ＰＳＧ膜の無比向はない。
成されるが、このｐ面凹凸が大きいと、素子の製造難度
が増大し、製品製造の良品率が低下する。製造良品率を
向上させる為には、Ａｄ配線工程を行う前に、あらかじ
め素子表面に不純物リン濃度が１０−以上の高濃度ＰＳ
Ｇ膜（リンケイ酸ガラス膜）を形成し、１０００℃程度
の高温で軟化させ、装置表面の平坦化を図り、ＡＪ配線
工程の製造難度を容易化することが有効である。ところ
が、りン碇度の高いＰ２Ｏ膜は水分を吸収した場合、Ａ
Ｊと反応してＡｌｌ配線を腐蝕・断線させるなど、装置
の信頼性の低下や故障を引き起こす。このため、従来は
前記高濃度リン含有ＰＥＧ膜の上に、更に保護膜として
プラズマ窒化膜などが形成される。水分のＰＳＧ中への
浸入を防止するため、通常プラズマ窒化膜はスフ２イブ
線を除く全表面を覆い、前記ＰＳＧ膜の無比向はない。
ところが、かかる従来構造の表面保＠膜では、チップが
損傷し、前記ＰＥＧ膜側面側面比した場合、このＰＥＧ
皺出面より水分が浸入し、ＡＩ腐蝕などの故障を引き起
こす。しがしながら、このチップ端損傷が軽度であり、
機能素子の損傷を伴なわない場合、半導体装置外部から
の電気的画定ではチップ端損傷の有無を検査することが
出来ない。
損傷し、前記ＰＥＧ膜側面側面比した場合、このＰＥＧ
皺出面より水分が浸入し、ＡＩ腐蝕などの故障を引き起
こす。しがしながら、このチップ端損傷が軽度であり、
機能素子の損傷を伴なわない場合、半導体装置外部から
の電気的画定ではチップ端損傷の有無を検査することが
出来ない。
この場合、市場にて使用されてから不良を発生する仁と
になり、半導体装置の信頼性が著るしく低下することに
なる。
になり、半導体装置の信頼性が著るしく低下することに
なる。
（発明の目的）
本発明の目的は、かかる欠点を除去し、半導体装置の回
路機能動作試験では検査できない程度の損傷をチップ外
周部にこうむっても装置外部より電気的にチ、ツブの損
傷を検出でき、市場における不良の発生の未然防止が可
能であり、信頼性の高い装置を提供することにある。
路機能動作試験では検査できない程度の損傷をチップ外
周部にこうむっても装置外部より電気的にチ、ツブの損
傷を検出でき、市場における不良の発生の未然防止が可
能であり、信頼性の高い装置を提供することにある。
（発明の構成・作用）
基板上に第１の絶縁膜としｃ＆ｍｅのリンを含有したＰ
ＳＧ膜の如き素子の信頼性上好ましくない膜が存在した
場合にも、該Ｐ２Ｏ膜が第２の絶１、Ｍ″″：あ６７″
が”窒化膜０如き素子０信頼性上十分高い品質を有する
膜に全表面が覆われていれは、装置全体の信頼性は十分
に確保される。
ＳＧ膜の如き素子の信頼性上好ましくない膜が存在した
場合にも、該Ｐ２Ｏ膜が第２の絶１、Ｍ″″：あ６７″
が”窒化膜０如き素子０信頼性上十分高い品質を有する
膜に全表面が覆われていれは、装置全体の信頼性は十分
に確保される。
本発明は、前記信頼性の高い膜で囲われた領域の外側を
導体で囲い、かつ、該導体の両′；ＩＡは半導体装置の
外部へ端子が出されており、この端子間の電気的導通を
検査することにより、前記導体の断線を検証可能な構成
を持つ。
導体で囲い、かつ、該導体の両′；ＩＡは半導体装置の
外部へ端子が出されており、この端子間の電気的導通を
検査することにより、前記導体の断線を検証可能な構成
を持つ。
すなわち、チップ周辺が破壊され、高濃度にリンを含有
した膜の一部が何ら保護膜に＆われることなく無出する
ような事態が発生した場合、前記チップ外周に形成され
た導体層は切断され、該導体両端子間は電気的に不導通
となり、チップ周辺の破壊を検証し得る。
した膜の一部が何ら保護膜に＆われることなく無出する
ような事態が発生した場合、前記チップ外周に形成され
た導体層は切断され、該導体両端子間は電気的に不導通
となり、チップ周辺の破壊を検証し得る。
（発明の効果）
本発明を用いれば、半導体装置の本来の機能には影響を
与えない程度で、しかも装置の信頼性には影響を与える
ような損傷の有無は、前記端子間の導通試験を行うこと
により検証できる。このことは、特別な信頼性試験を行
なわなくても、初期的な回路機能検査を行なうだけで、
長時間使用による不良発生の大きな要因を除去出来るこ
とを意味し、本発明を用いた半導体装置が市場に出た場
合、その不良発生率低減にはかり知れない効果を有する
。
与えない程度で、しかも装置の信頼性には影響を与える
ような損傷の有無は、前記端子間の導通試験を行うこと
により検証できる。このことは、特別な信頼性試験を行
なわなくても、初期的な回路機能検査を行なうだけで、
長時間使用による不良発生の大きな要因を除去出来るこ
とを意味し、本発明を用いた半導体装置が市場に出た場
合、その不良発生率低減にはかり知れない効果を有する
。
（本発明の実施例）
第１図は本発明の実施例の断面図である。。シリコン基
板ｌｌ上に回路機能素子が形成され、スクライプ−「２
より内側に高濃度リン含有ＰＳＧ膜が形成されている。
板ｌｌ上に回路機能素子が形成され、スクライプ−「２
より内側に高濃度リン含有ＰＳＧ膜が形成されている。
水分浸透防止効果のあるプラズマ窒化膜はスクライブ線
１３より内側に形成され、前記Ｐ８Ｇ膜領域を覆ってい
る。１４は電源用のポンディングパッドであり、ＡＪ細
線にて装置の外部端子と接続されている。ポンティング
パッドｉｓａ装置の空端子とＡｌ細線にて接続されてい
る。１６は、前記スクライブ線１２と１３との間の領域
を通りチップを取り囲むＡＩ配線であり、その両端はそ
れぞれポンディングパッド１４゜１５に接線されている
。従っプ、仮りにチップ端の領域１７が破損し欠落した
場合前記配線１６は該領域１７で切断され、ポンプイン
グツ禮ッド１４゜１５に対応する外部端子間の導通は無
くなり、装置内部の異常が装置外部より検査できる。
１３より内側に形成され、前記Ｐ８Ｇ膜領域を覆ってい
る。１４は電源用のポンディングパッドであり、ＡＪ細
線にて装置の外部端子と接続されている。ポンティング
パッドｉｓａ装置の空端子とＡｌ細線にて接続されてい
る。１６は、前記スクライブ線１２と１３との間の領域
を通りチップを取り囲むＡＩ配線であり、その両端はそ
れぞれポンディングパッド１４゜１５に接線されている
。従っプ、仮りにチップ端の領域１７が破損し欠落した
場合前記配線１６は該領域１７で切断され、ポンプイン
グツ禮ッド１４゜１５に対応する外部端子間の導通は無
くなり、装置内部の異常が装置外部より検査できる。
現実のＬＳＩでは、標準パッケージに装置を搭載した場
合、装置が必要とされる外部端子数より、標準パッケー
ジが有する外部端子数の方が多く、パッケージに空端子
が発生する場合が多い。前記ポンディングパッド１４．
１５としては１両方とも空端子でもよいし、一方が空端
子で他方は電源端子としてもよい。
合、装置が必要とされる外部端子数より、標準パッケー
ジが有する外部端子数の方が多く、パッケージに空端子
が発生する場合が多い。前記ポンディングパッド１４．
１５としては１両方とも空端子でもよいし、一方が空端
子で他方は電源端子としてもよい。
また、仮りに空端子がない製品であっても、本発明を適
用するととは可能である。例えば、電源端子と接地端子
の間に所定のポリシリヒユーズ機構と抵抗値とを有する
チップ破損検出用配線を構成してお、き、パッケージ搭
載後製置の定格電流値から良品・不良品を判定し、良品
装置に対してはポリシリヒーーズを切断するといった応
用方法も可能である。
用するととは可能である。例えば、電源端子と接地端子
の間に所定のポリシリヒユーズ機構と抵抗値とを有する
チップ破損検出用配線を構成してお、き、パッケージ搭
載後製置の定格電流値から良品・不良品を判定し、良品
装置に対してはポリシリヒーーズを切断するといった応
用方法も可能である。
本発明の実施例では、チップ破損検出用配線としてＡＪ
配線を用いたが、これはＡ！配線に限定されず、不純物
拡散層、多結晶シリコン配線、あるいはそれらの組合わ
せなど、どれを用いても良い。
配線を用いたが、これはＡ！配線に限定されず、不純物
拡散層、多結晶シリコン配線、あるいはそれらの組合わ
せなど、どれを用いても良い。
第１図は本発明の詳細な説明図であり、１１・・・・−
・チップ、１２・・・・・・ＰＳＧ形成領域、１３・・
・・・・プラズマ窒化膜形成領域、１４．１５−・・“
ポンディングパッド、１６・・・・・・Ａｌ配線、１７
・・・・・・チップ欠損領域、 である。 第１図
・チップ、１２・・・・・・ＰＳＧ形成領域、１３・・
・・・・プラズマ窒化膜形成領域、１４．１５−・・“
ポンディングパッド、１６・・・・・・Ａｌ配線、１７
・・・・・・チップ欠損領域、 である。 第１図
Claims (1)
- 一層または復層の層間絶縁膜を有する半導体装置にお
いて、機能素子形成領域は少なくとも一つの前記層間絶
縁膜の除去領域で囲まれ、かつ該層間膜形成領域は導電
体で形成された領域で囲まれ、しかも該導電体の両端は
装置外部端子へ接続されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350584A JPS61131540A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350584A JPS61131540A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131540A true JPS61131540A (ja) | 1986-06-19 |
Family
ID=17252310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25350584A Pending JPS61131540A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010281625A (ja) * | 2009-06-03 | 2010-12-16 | Yamaha Corp | 半導体チップの検査方法 |
| CN103928361A (zh) * | 2013-01-14 | 2014-07-16 | 无锡华润上华科技有限公司 | 一种监测芯片保护区图案偏移的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574153A (en) * | 1978-11-29 | 1980-06-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Chip detection method at semiconductor device test |
| JPS6175535A (ja) * | 1984-09-21 | 1986-04-17 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-11-30 JP JP25350584A patent/JPS61131540A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574153A (en) * | 1978-11-29 | 1980-06-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Chip detection method at semiconductor device test |
| JPS6175535A (ja) * | 1984-09-21 | 1986-04-17 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010281625A (ja) * | 2009-06-03 | 2010-12-16 | Yamaha Corp | 半導体チップの検査方法 |
| CN103928361A (zh) * | 2013-01-14 | 2014-07-16 | 无锡华润上华科技有限公司 | 一种监测芯片保护区图案偏移的方法 |
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