JPS61127049A - メモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 形相分野 この発明は、メモリ制御方法に関する。

従来技術 一般に、オフィスコンピュータ、パーソナルコンピュー
タ、データプロセッサ、ワードプロセッサ等の各種情報
処理装置においては、例えばメモリにコードテーブルを
格納しておき、入力コードを他のコードに変換したり、
あるいは入力コードに応じて所定のコードを検索する等
の処理を行なうことがある。

この場合、コード変換やコード検索は、プログラムによ
ってインダイレクトアドレス方法（間接アドレス方法）
やインデックスアドレス方法等のアドレス指定方法によ
って行なうようにしている。

しかしながら、プログラムによる方法にあっては、ＣＰ
Ｕの処理プログラムの負担が増加する。

そして、インダイレクトアドレス方法にあっては、カス
ケードによって直ちに目的（最終）のアドレスを得るこ
とができるが、途中のアドレスの内容を得ることはでき
ない。

また、後者のインデックアドレス方法にあっては、目的
のアドレスの途中のアドレスの内容もそのアドレスをイ
ンデックス化することによって得られるが、キーを格納
するフィールドのレイアウウドを自由に設定できず、ま
たインデックスレジスタの数にも制限がある。

且−煎 この発明は上記の点に鑑みてなされたものであり、コー
ド変換やコード検索等のためのメモリアクセスを高速で
行なえるようにすることを目的とする。

Ｉ−處 この発明は上記の目的を達成するため、メモリの各アド
レスに、予め定めた順序に従ってアドレス順に主キーを
、該主キーに対応して従キーを。

該従キーについての予め定めた昇順又は降順に従って次
順位のアドレスを示す次順位アドレス情報を夫々格納し
、前記次順位アドレス情報によって次のアドレスをアク
セスするようにしている。

以下、この発明の一実施例に基づいて具体的に説明する
。

第１図は、この発明の一実施例の説明に供するメモリの
フォーマットを示す説明図である。

まず、メモリの各アドレスａ１□ｔａ１２＋・・・ａｌ
ｎ　＋　・＝　＝・）　ａ　Ｉ　Ｎ　（以下「アドレス
ａ＋Ｊで総称する）は、各々主キーフィールドＫＴ、と
。

従キーフィールドＫＴ２と、従キーフィールドＫＴ３と
、順序フィールドＡＴ２及び順序フィールドＡＴ３とか
らなる。

そして、その各アドレスの主キーフィールドＫＴ、には
、予め定めた順序でアドレス順（番地類）に主キーＫｌ
ｌ〜に、　Ｎ　（以下「主キーに＋Ｊで総称する）を格
納し、従キーフィールドＫＴ２には同一アドレスａ１１
〜ａｌＮの主キーＫｌｌ〜に、Ｎに対応する従キーに２
１〜に２Ｎ（以下「従キーに２ｊで総称する）を格納し
、従キーフィールドＫＴ、にも同一アドレスａｌｌ〜ａ
ｌＮの主キーＫｌｌ〜に、Ｎに対応する従キーに３１〜
に３Ｎ（以下「従キーに３Ｊで総称する）を格納する。

また、順序フィールドＡＴ２には、従キーフィールドＫ
Ｔ２の従キーに２１〜に２Ｎについての予め定めた昇順
又は降順に従って次順位のアドレス（番地）を示す次順
位アドレス情報ｃ１２１〜ａ２Ｎを格納し、順序フィー
ルドＡＴ３には、従キーフィールドＫ　Ｔ　３の従キー
に３１〜に３Ｎについての予め定めた昇順又は降順に従
って次順位のアドレスを示す次順位アドレス情報ａ３ｔ
〜８３Ｎを格納する。

例えば、主キーに１を社員氏名、従キーに２を社員番号
、従キーに３を所属部門番号とした場合、例えば社員氏
名をあいうえお順でアドレス順に格納し１社員番号を予
め定めた昇順又は降順、例えば若い順に順序付けすると
した場合には、ある社員番号の順序フィールドＡＴ２に
は次に若い社員番号が格納されたアドレスを示す次順位
アドレス情報を格納する。

つまり、主キーに１については、アドレス順に各キーが
並んでいるのに対して、従キーに２及び従キーに３につ
いては各キーがアドレス順に対してランダムに並んでい
る。

そこで、従キーフィールドＫＴ２について順序付けをす
るために、順序フィールドＡＴ２に次のアドレス（番地
）を得るための次順位アドレス情報ａ２を格納し、従キ
ーフィールドＫＴ、について順序付けをするために、順
序フィールドＡＴ３に次のアドレス（番地）を得るため
の次順位アドレス情報ａ３を格納している。

そして、例えば各アドレスａ１を順序フィールドＡＴ２
の情報ａ２に基づいて順次アクセスすることによって各
従キーフィールドＫＴ２の従キーに２の内容を連鎖的に
得ることができる。

また、各アドレスａ１を順序フィールドＡＴ。

の情報ａ３に基づいて順次アクセスすることによって各
従キーフィールドＫＴ３の各従キーに３の内容を連鎖的
に得ることができる。

ここで、順序フィールドＡＴ２あるいは順序フィールド
ＡＴ、に格納する次順位アドレス情報ａ２　ｎ　（ｎ＝
ｌ〜Ｎ）あるいは次順位アドレス情Ｉａ３ｎ（ｎ＝１〜
Ｎ）として、予め定めた昇順又は降順に従った次順位の
従キーのアドレスデータを格納しておけば、そのアドレ
スデータによってそのまま次順位のアドレスをアクセス
でき、多重キーについてキー類で連鎖的に各アドレスを
アクセスすることができる（多重キー順メモリのアドレ
ス連鎖方法）。

また、次順位アドレス情報として次のアドレスを示すポ
インタを格納しておけば、そのポインタをアドレスデー
タに変換して次順位のアドレスをアクセスでき、多重キ
ーについてキー類で連鎖的に各アドレスをアクセスする
ことができる（多重キー順メモリのポインタ連鎖方法）
。

さらに、コード変換を行なう場合９例えば仮名→ローマ
字変換、ローマ字→仮名変換、かな→漢字変換を行なう
ような場合にも１例えば主キーに１を仮名、従キーに２
をローマ字、従キーに３を漢字として格納し、従キーに
ついては予め定めた昇順又は降順１例えばアルファベッ
ト類に次順位のアドレスを示す情報を順序フィールドに
格納することによって、同様にして変換を行なうことが
できる。

この場合、各種の変換を行なうために各々変換テーブル
を作成する必要がなくなり、メモリ容量の減少を図るこ
とができる。

また、予め定めた昇順又は降順の最後にその旨を示す情
報を格納しておくことにより、容易に目的とするキーが
得られないことを知ることができる７ このように、この発明によるメモリ制御方法を実施する
ことによって、メモリリード信号を与えるだけで順次キ
ーに従ったフィールドをアクセスすることが可能になり
、高速で連鎖的にアクセスできる。

第２図は、この発明を実施したメモリ・システムの一例
を示すブロック図である。

まず、メモリ１は、各アドレスが第１図の主キーフィー
ルドＫＴ１及び従キーフィールドＫＴ２゜ＫＴ、からな
るキーフィールドＤＴ、と、第１図の順序フィールドＡ
Ｔ２と、同じく順序フィールドＡＴ３とからなり、前述
したようなデータ（次順位アドレス情報は「アドレスデ
ータ」とする）が格納されている。

このメモリ１は、外部からのメモリリード信号Ｍｒによ
って、後述する外部アドレスデータ又は内部アドレスデ
ータで指示されるアドレスに格納された内容の内、キー
フィールドＤＴ、に格納された内容がデータＤｏとして
外部に読出され、また順序フィールドＡＴ２に格納され
た内容がアドレスデータＡ、とじて、順序フィールドＡ
Ｔ、に格納された内容がアドレスデータＡ２として読出
される。

内部／外部アドレス制御レジスタ２は、外部から入力さ
れるデータＤ１によってメモリ１のアドレス指定をする
アドレスデータとして外部アドレスデータ／内部アドレ
スデータを選択する信号を出力する。

アドレスゲート３は、内部／外部アドレス制御レジスタ
２からの選択信号を直接入力して、外部アドレスデータ
が選択されたときに、外部から入力されるアドレスデー
タＡｏをアドレスデータＡ６としてメモリ１に出力する
。

アドレスゲート４は、内部／外部アドレス制御レジスタ
２からの選択信号をインバータ５を介して入力して、内
部アドレスデータが選択されたときに、後述するアドレ
スレジスタ１０から入力される内部アドレスデータＡｓ
をアドレスデータＡ７としてメモリ１に出力する。

アドレスフィールド選択レジスタ６は、外部から入力さ
れるデータＤ１によってメモリ１の順序フィールドＡＴ
２／順序フィールドＡＴ３の選択。

すなわちアドレスデータＡｌ／アドレスデータＡ２の選
択をする信号を出力する。

アドレスゲート７は、アドレスフィールド選択レジスタ
６からの選択信号をインバータ８を介して入力して、順
序フィールドＡＴ２のアドレスデータＡ１が選択された
ときレミそのアドレスデータＡ１をアドレスデータＡ３
として出力する。

アドレスゲート９は、アドレスフィールド選択レジスタ
６からの選択信号を直接入力し５て、順序フィールドＡ
Ｔ３のアドレスデータＡ２が選択されたときに、そのア
ドレスデータＡ２をアドレスゲートＡ４として出力する
。

アドレスレジスタ１０は１人力されたアドレスデータＡ
３又はアドレスデータＡ４を保持して、内部アドレスデ
ータＡ５として出力する。

次に、このメモリ・システムにおけるメモリアクセスに
ついて説明する。

１、アドレス連鎖方法 １−１．外部アドレスによる場合 す）外部からデータＤ、を入力して、内部／外部アドレ
ス制御レジスタ２によって外部アドレスデータを選択さ
せ、アドレスゲート３をオーブン状態、アドレスゲート
４をクロース状態にする。

（ｇ１外部からメモリリード信号Ｍｒをメモリ１に与え
ると共に、アドレスデータＡ。を入力すると。

この外部アドレスデータＡ、がアドレスゲート３を介し
てアドレスデータＡＧとしてメモリ１に与えられる。

・４１それによって、メモリ１の指定アドレスのキーフ
ィールドＤＴ、からデータＤ。が外部に出力されると同
時に、順序フィールドＡＴ２からアドレスデータＡ１が
、順序フィールドＡＴ３からアドレスデータＡ２が夫々
出力される。

−４）このとき、外部からのデータＤ１によってアドレ
スフィールド選択レジスタ６が順序フィールドＡＴ２を
選択していれば、アドレスデータＡ１がアドレスゲート
７を介して、また順序フィールドＡＴ３を選択していれ
ば、７１へレスデータＡ２がアドレスゲートＳを介して
各々アドレスデータＡ３又はアドレスデータＡ４として
アドレスレジスタ１０に保持される。

・シさらに、外部アドレスによるアクセスを継続すると
きには上述の■の処理に戻り、内部アドレスによる連鎖
的アクセスを行なう場合には１次に述べる連鎖アドレス
による場合に移行する。

■−２，連鎖アドレスによる場合 （１）〜■初期設定で、上述の■〜ｔａ）を実行して。

アドレスレジスタ１０にアドレスデータＡ３又はアドレ
スデータＡ４を保持させる。

■外部からデータＤ１を入力して、内部／外部アドレス
制御レジスタ２によって内部アドレスデータを選択させ
、アドレスゲート３をクロース状態、アドレスゲート４
をオープン状態にする。

これによって、アドレスレジスタ１０に保持された内部
アドレスデータＡｓがアドレスゲート４を介してアドレ
スデータＡ７としてメモリ１に与えられる。

ｉ、７）外部からメモリリード信号Ｍｒをメモリ１に与
える。

（ｆｉ、ｌそれによって、メモリ１の指定アドレスのキ
ーフィールドＤＴ、からデータＤｏが外部に出力される
と同時に、順序フィールドＡＴ２がらアドレスデータＡ
１が、順序フィールドＡＴ３がらアトレステ゛−タＡ２
が出力される。

Ｉ蔓）このとき、外部からのデータＤ１によってアドレ
スフィールド選択レジスタ６が順序フィールドＡＴ２を
選択していれば、アドレスデータＡ１がアドレスゲート
７を介して、また順序フィールドＡＴ３を選択していれ
ば、アドレスデータＡ２がアドレスゲートＳを介して各
々アドレスデータＡ３又はアドレスデータＡ４としてア
ドレスレジスタ１０に保持される。

ｉＱ＋さらに、連鎖アドレス（内部アドレス）によるア
クセスを継続する場合には、外部からメモリリード信号
Ｍｒをメモリ１に与えることにより。

上述の■が再度実行され次順位のアドレスの内容データ
Ｄ。及びアドレスデータＡ、、Ａ２が読出される。また
、外部アドレスによるアクセスに移行する場合には、上
述した■の処理を行なう。

つまり、メモリリード信号Ｍｒを与えるだけで。

多重キーによる順次アクセスを行なうことができる。

２、ポインタ連鎖方法 この場合には、メモリ１の各順序フィールドＡＴ２　、
Ａｒ１に格納する次順位アドレス情報をポインタ変換す
ると共に、アドレスレジスタ１０にハードウェア演算機
構を設けて、外部からポインタ変換のための変換式の変
数を与える７なお、この場合の外部アドレスによるアク
セス及び連鎖アドレスによるアクセスの各場合の動作は
、順序フィールドＡＴ２　、Ａｒ１から読出されたポイ
ンタがアドレスレジスタで内部アドレスデータに変換さ
れる点を除いて一ヒ述した［１．ア「；レス連鎖」の場
合と同様であるので、説明を省略レス連ｆＱＪの場合と
同様であるので、説明を省略するに のようなポインタ連鎖による方法をとれば、各アドレス
を連鎖させるための順序フィールドのフィールドエリア
を圧縮することができ、この結果メモリ容量が減少する
。

つまり、例えば次順位アドレス情報としてアドレスデー
タを使用した場合には、アドレスデータが１６ビツトで
あれば、そのまま１６ビツト分のエリアが必要になるが
、ポインタを使用した場合には、それより少ないビット
数にすることができる１゜ また、ポインタを使用する場合には、ポインタ変換をテ
ーブルで行なう方法、ＣＰＵによる演算による方法も考
えられるが、前者は無意味であり、また後者はＣＰＵの
負担が増加してしまい妥当でない。

さらに、コード変換・検索については、上述したキーア
クセスの応用によって行なうことができる。

そこで、この発明を実施したコート変換・検索装置の一
例を第３図を参照して説明する。

このコード変換・検索装置は、前述し、たメモリ・シス
テムと同等のメモリ・システム（データ取出し部）１１
と、コード変換・検索レジスタ（コード変換・検索部）
　１３とによって構成される。

そのメモリ・システム１１は、第２図の値モリ・システ
ムと同等であるが、次の点のみ構成を異にしている。

すなわち、内部／外部アドレス制御レジスタ１２は、第
４図に示すように、プロセッサ側からのメモリリード信
号Ｍｒの立上りでＨ′になり。

メモリ１のキーフィールドＤＴ、からの内部データレデ
ィ信号Ｍ　ｒ　２の入力で゛′Ｌパになるゲート信号Ｇ
１を、アドレスゲート３及びインバータＳを介してアド
レスゲート４に出力する。

また、メモリ１に対するメモリリート信号は。

図示しないＣＰＵからのメモリリード信号Ｍ　ｒとコー
ト変換・検索レジスタ１３からのメモリリード信号Ｍ　
ｒ　３とをオア回路１４に入力して、メモリリード信号
Ｍｒ又はメモリリード信号Ｍ　ｒ　３をメモリ１に対す
るメモリアクセスイネーブル信号Ｍｒ（１として入力し
ている。

一方、コード変換・検索レジスタ１３は、図示しないＣ
ＰＵからパスラインを介して転送される比較データＤ２
とメモリ１からの読出しデータＤＯとを比較する。

そして、このコード変換・検索レジスタ１３は、両者が
一致したとき（Ｄ２＝Ｄｏ）に、その読出しデータＤｏ
及び検出ステータスが６なるデータＤ４及びメモリレデ
ィ　（ウェイトフ信号Ｍ　ｒ　４　をＣＰＵに送出し、
両者が不一致のときに、メモリ１からの内部データレデ
ィ信号Ｍ　ｒ　２でタイミングをとられてメモリリード
信号Ｍ　ｒ　３をメモリ・システム１１に送出する。

次に、このように構成したこのコード変換・検索装置に
よるコード変換・＠索動作について説明する。

まず、図示しないＣＰＵによってパスラインを介してコ
ード変換・検索レジスタ１３に対して比較データＤ２を
与え、コード変換・検索レジスタ１３に保持させる。

また、メモリ・システム１１のアドレスフィールド選択
レジスタＳにメモリ１の順序フィールドＡＴ２．ＡＴ３
のいずれを選択するかを示す選択指示データＤ１を与え
る、 そして、メモリ・システム１１に対して、アドレスデー
タＡ、及びメモリリード信号Ｍｒを与えると、第４図に
示すようにそのメモリリード信号Ｍ　ｒの立上りで内部
／外部アドレス制御レジスタ１２からゲート信号Ｇ＋　
が出力されてアドレスゲート３が開き、アドレスデータ
Ａ、がアドレスデータＡ６としてメモリ１に与えられる
と共に、メモリリード信号Ｍｒがメモリアクセスイネー
ブル信号Ｍｒ□として与えられる。

それによって、メモリ１のアドレスデータ八〇で指定さ
れたアドレスのキーフィールドＤＴ、のデータが読出さ
れてデータＤｏとしてコート変換・検索レジスタ１３に
入力される。

そこで、コート変換・検索レジスタ１３は、入力された
読出しデータＤｏの内の該当キーフィールドのデータを
保持している比較データＤ２と比較して一致していれば
、その、読出しデータの内の所要のデータ及び検出ステ
ータスを含むデータＤ４をＣＰＵに転送する。

これに対して、読出しデータＤｏの内の該当キーフィー
ルドのデータが比較データＤ２と一致していなければ、
メモリリード信号Ｍ　ｒ　３をメモリ・システム１１に
出力する。

一方、このとき、メモリ１が外部アドレスデータＡｏ（
Ａｓ）でアクセスされたときに、順序フィールドＡＴ２
及びＡＴ３からアドレスデータＡ　ｌ　＋　Ａ　２が読
出され、選択されているアドレスゲート７又はアドレス
ゲートＳを介してアドレスレジスタ１０にアドレスデー
タＡ、として保持される。

そして、このとき５内部／外部アドレス制御レジスタ１
２は、第４図に示すようにメモリ１がアクセスされてキ
ーフィールドＤＴ＋からのデータレディ信号Ｍ　ｒ　２
が人力されたときにゲート信号Ｇ１をＬ”にしている。

つまり、ＣＰＵからのメモリリード信号Ｍｒの立上り時
のみアドレスゲート３を開き、以後はアドレスゲート６
を閉じてアドレスゲート４を開いている。

したがって、アドレスレジスタ１０に保持されたアドレ
スデータＡｓは、アドレスゲート４を介してアドレスデ
ータＡ７としてメモリ１に与えられている。

したがって、コード変換・検索レジスタ１３からのメモ
リリード信号Ｍ　ｒ　３が出力されたときには、このメ
モリリード信号Ｍ　ｒ　３がメモリアクセスイネーブル
信号Ｍ　ｒ　□としてメモリ１に入力されるので、この
タイミングでアドレスデータＡ７で指定されたメモリ１
のアドレスがアクセスされる。

それによって、順序フィールドＡＴ２又は順序フィール
ドＡＴ３に予め定めた次順位のアドレスがアクセスされ
て、該当アドレスのテ°−タＤ。がコート変換・検索レ
ジスタ１３に出力される。

それによって、コード変換・検索レジスタ１３による比
較データＤ２との比較が行なわれ、その結果に応じて前
述したと同じ処理が行なわれる。

そして、このような内部アドレスによる連鎖的アクセス
が比較データと一致するデータが見つかるまで行なわれ
て、所要のコード変換・検索をする。

このように、このコード変換・検索装置にあっては、コ
ード変換・検索レジスタに比較データをセットして、メ
モリ・システムを起動させるだけで目的とするコード変
換・検索を行なうことができ、ＣＰＵ側のプログラム処
理によるコード変換・検索処理が不要になり、プログラ
ムの負担が軽減する。

以上述べたように、この発明によるメモリ制御方法を実
施することによって、高速コード変換。

多重コード変換、高速検索を行なうことが可能になると
共に、プログラムの負担の軽減、メモリ容量の減少を図
ることができる。

なお、上記実施例においては、順序フィールドに昇順又
は降順に従って次順位のアドレスを示す情報を格納する
例について述べたが１例えば１つの従キーフィールドに
ついて予め定めた昇順及び降順に従った次順位アドレス
情報を格納する（１つの従キーについて２つの順序フィ
ールドを設定する）こともできる。

このようにすれば１例えば社員の入社順（社員番号の古
い順）に従って古い方から所定数名あるいは逆に若い方
から所定数名といった検索もを容易に行なうことができ
る。

効果 以上説明したように、この発明によれば、多重キーによ
る順次アクセスを高速で行なうことができるので、高速
コード変換、多重コード変換、高速検索を行なうことが
可能になると共に、プログラムの負担の軽減、メモリ容
量の減少を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリ上のフォーマ
ットを示す説明図。 第２図はこの発明を実施したメモリ・システムを示すブ
ロック図、 第３図はこの発明を実施したコード変換・検索装置の一
例を示すブロック図。 第４図は第３図の説明に供するタイミングチャートであ
る。 ＫＴ、・・・主キーフィールド ＫＴ２　、ＫＴ３・・・従キーフィールドＡＴ２．ＡＴ
、・・・順序フィールト ド・・メモリ ２．１２・・・内部／外部アドレス制御レジスタ３．４
，７．９・・・アドレスゲート ６・・・アドレスフィールド選択レジスタ１０・・・ア
ドレスレジスタ １１・・メモリ・システム １′５・・・コード変換・検索レジスタ第１図

Claims (1)

1. 【特許請求の範囲】 １　メモリの各アドレスに、予め定めた順序に従つてア
   ドレス順に主キーを、該主キーに対応して従キーを、該
   従キーについての予め定めた昇順又は降順に従つて次順
   位のアドレスを示す次順位アドレス情報を夫々格納し、
   前記次順位アドレス情報によつて次のアドレスをアクセ
   スすることを特徴とするメモリ制御方法。 ２　次順位アドレス情報が、アドレスデータである特許
   請求の範囲第１項記載のメモリ制御方法。 ３　次順位アドレス情報が、ポインタ情報である特許請
   求の範囲第１項記載のメモリ制御方法。