JPS61125239A - Ｐｃｍ通信におけるシステムの多重化方式 - Google Patents
Ｐｃｍ通信におけるシステムの多重化方式Info
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- JPS61125239A JPS61125239A JP24580584A JP24580584A JPS61125239A JP S61125239 A JPS61125239 A JP S61125239A JP 24580584 A JP24580584 A JP 24580584A JP 24580584 A JP24580584 A JP 24580584A JP S61125239 A JPS61125239 A JP S61125239A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- Microelectronics & Electronic Packaging (AREA)
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は４系統のＰＣＭ６通話路システムにより送附さ
れたディジタルを多重化し、これを既存のＰＣＭ２４Ｂ
システム（電々公社仕様ＰＣＭ２４通話路システム）に
適合させるためのシステム多重化方式に関する。
れたディジタルを多重化し、これを既存のＰＣＭ２４Ｂ
システム（電々公社仕様ＰＣＭ２４通話路システム）に
適合させるためのシステム多重化方式に関する。
ＰＣＭによる６通話路の搬送電話システムは本邦におい
てはＰＣＭ６システムと通称され、比較的通話量の少な
い地域内において使用される短距離又は中距離用の、簡
易且つ経済的な通信方式として次第に普及しつつあるが
、その方式は未だ国内的に統一されるには至っていない
。
てはＰＣＭ６システムと通称され、比較的通話量の少な
い地域内において使用される短距離又は中距離用の、簡
易且つ経済的な通信方式として次第に普及しつつあるが
、その方式は未だ国内的に統一されるには至っていない
。
！た、同様のＰＣＭ６システムを採用する比較的遠隔の
地区間においては、このシステムの数系統を一括して伝
送することが希望されることがあり、この場合は通信線
路の有効利用上、第２図に示すように多重化装置ＭＵＸ
−ａ （１０１）を用いて４系統のＰＣＭ６システムを
更に多重化し、線路１００を経由して一定距離を伝送す
ると共に、これを受信するＰＣＭ６システム側において
は分割装置ＭＵＸ−ｂ （１０２）により４系統のＰＣ
Ｍ６システムに再び分割する方式が採られている。この
ようにすれば一つの通路１００によって２４通話路分の
ＰＣＭ信号を１システムとして伝送することができるか
ら極めて経済的である。以下、このシステム’ｅｒＰＣ
Ｍ２４システム担当」と仮称する。
地区間においては、このシステムの数系統を一括して伝
送することが希望されることがあり、この場合は通信線
路の有効利用上、第２図に示すように多重化装置ＭＵＸ
−ａ （１０１）を用いて４系統のＰＣＭ６システムを
更に多重化し、線路１００を経由して一定距離を伝送す
ると共に、これを受信するＰＣＭ６システム側において
は分割装置ＭＵＸ−ｂ （１０２）により４系統のＰＣ
Ｍ６システムに再び分割する方式が採られている。この
ようにすれば一つの通路１００によって２４通話路分の
ＰＣＭ信号を１システムとして伝送することができるか
ら極めて経済的である。以下、このシステム’ｅｒＰＣ
Ｍ２４システム担当」と仮称する。
このように高次群側（「ＰＣＭ２４システム担当」側）
と低次群側（ｒＰＣＭ６システム×４」側）とを接続す
るためには両者間の同期をとる必要があり、このため従
来から高次群側の伝送フォーマット（伝送形式）には、
フレーム同期用として、伝送すべき情報内容とは直接関
係のない余分なパルスを附加することが行われ、この方
式は一般にスタック同期と呼ばれている。
と低次群側（ｒＰＣＭ６システム×４」側）とを接続す
るためには両者間の同期をとる必要があり、このため従
来から高次群側の伝送フォーマット（伝送形式）には、
フレーム同期用として、伝送すべき情報内容とは直接関
係のない余分なパルスを附加することが行われ、この方
式は一般にスタック同期と呼ばれている。
しかし、一般に主要幹線たるＰＣＭ ２４ システム
、例えば電々公社仕様のＰＣＭ２４Ｂシステムでは、前
述のフレーム同期用パルスを附加する余地がなく、これ
らを直接に接続することができないという問題があった
。
、例えば電々公社仕様のＰＣＭ２４Ｂシステムでは、前
述のフレーム同期用パルスを附加する余地がなく、これ
らを直接に接続することができないという問題があった
。
これは従来のＰＣＭ６システムがローカルエリヤ内にお
ける適用のみを目的として開発されたものであり、既存
の基幹回線への接続を当初想定していなかったことに由
来するものであって、このことは情報の一点集中化が進
行しつつある現在、重大な欠点として痛感されうつある
。
ける適用のみを目的として開発されたものであり、既存
の基幹回線への接続を当初想定していなかったことに由
来するものであって、このことは情報の一点集中化が進
行しつつある現在、重大な欠点として痛感されうつある
。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点に鑑みてなされたものであって、４系統のＰ
ＣＭ６システムとして入力するディジタル信号を多重化
し、これを既存のＰＣＭ２４Ｂシステムに適合させるた
めに以下の如き多重化手段を採る。
述の問題点に鑑みてなされたものであって、４系統のＰ
ＣＭ６システムとして入力するディジタル信号を多重化
し、これを既存のＰＣＭ２４Ｂシステムに適合させるた
めに以下の如き多重化手段を採る。
すなわち、低次群側（ＰＣＭ６システム）の伝送フォー
マット及びクロックを高次群（ＰＣＭ２４Ｂ）の伝送フ
ォーマット及びクロックに夫夫等しく、且つ従属同期さ
せると共に、低次群側より４系統の直列２進符号列とし
て入力するディジタル信号をマルチフレーム単位で緩衝
記憶装置に一時的に貯蔵し、高次群側クロックに同期し
た直列２進符号列に変換して出力する。
マット及びクロックを高次群（ＰＣＭ２４Ｂ）の伝送フ
ォーマット及びクロックに夫夫等しく、且つ従属同期さ
せると共に、低次群側より４系統の直列２進符号列とし
て入力するディジタル信号をマルチフレーム単位で緩衝
記憶装置に一時的に貯蔵し、高次群側クロックに同期し
た直列２進符号列に変換して出力する。
このため、多重化により得られたＰＣＭ信号の伝送フォ
ーマット及びクロックは夫々既存ＰＣＭ２４Ｂシステム
のそれらと自動的に一致させることができる。
ーマット及びクロックは夫々既存ＰＣＭ２４Ｂシステム
のそれらと自動的に一致させることができる。
以下、本発明のＰＣＭ通信におけるシステム多重化方式
について詳細に説明する。
について詳細に説明する。
第１図（、） （ｂ） （Ｃ） （ｄ）は全体として本
発明の一実施例を示し、（ａ）は本実施例における低次
群（ＰＣＭ６システム）側のフレーム及びマルチフレー
ムの構成、（ｂ）は本発明の方式に使用される回路の構
成、（ｃ）（ｄ）は（ｂ）に示す回路内で使用される多
重化／分割回路の詳細を夫々示す図面である。以下、理
解を容易（ならしなるために、本発明のＰＣＭ通信にお
けるシステムの多重化方式のみならず、同分割方式につ
いても並行的に説明する。
発明の一実施例を示し、（ａ）は本実施例における低次
群（ＰＣＭ６システム）側のフレーム及びマルチフレー
ムの構成、（ｂ）は本発明の方式に使用される回路の構
成、（ｃ）（ｄ）は（ｂ）に示す回路内で使用される多
重化／分割回路の詳細を夫々示す図面である。以下、理
解を容易（ならしなるために、本発明のＰＣＭ通信にお
けるシステムの多重化方式のみならず、同分割方式につ
いても並行的に説明する。
第１表は本発明において使用される低次群側のＰＣＭ６
システムの諸元を示す。まず、第１表及び第１図（、）
の上段に基づきＰＣＭ６システムのフレーム構成につい
て説明すれば、情報伝送の基本単位をなす１フレームは
４９ビツトの直列２進符号列により構成し、このうち先
頭の１ビツト（第１図（ａ）のＦビット）はフレーム同
期用ビット、残シの４８ビツトは各通話路（この場合は
合計６通話路）の情報ワードとして割当る。
システムの諸元を示す。まず、第１表及び第１図（、）
の上段に基づきＰＣＭ６システムのフレーム構成につい
て説明すれば、情報伝送の基本単位をなす１フレームは
４９ビツトの直列２進符号列により構成し、このうち先
頭の１ビツト（第１図（ａ）のＦビット）はフレーム同
期用ビット、残シの４８ビツトは各通話路（この場合は
合計６通話路）の情報ワードとして割当る。
換言すれば各通話路の情報ワードは１通話当り８ビツト
である。後述するとおり、直列に配列された１２フレー
ムで１マルチフレームｅ？［する。更に、各通話路中の
音声信号は、６フレーム中５フレーム（従って、１マル
チフレーム中１０フレーム）は、８ビット符号で伝送さ
れ、また、６フレーム中１フレーム（従って１マルチフ
レーム中２フレーム）は音声信号を最初の第１表 ＰＣＭ６システム諸元 ７ビツト（第１〜第７ビツト）で伝送し、最後の１ピツ
ト（第８ビツト）がダイヤル信号伝送（以下信号伝送と
略記する）を受は持つ。以上はＰＣＭ２４Ｉ３システム
において１／６ビツトステイ一リング方式（１／ ６
ｂｉｔ ｓｔｅａｌｉｎｇｓｙｓｔｅｍ ）と呼ば
れているものに準拠したものであって、第１表から明ら
かな通り、低次群側（ＰＣＭ６システム側）のクロック
周波数は３２９ｋＨｚ Ｎ 従って各情報ワード内での
パルス間隔は１ ／ ３２９ （ｋＨｚ） ＝２．５５
（μＳ）従って１フレームの時間長（換言すれば音声
信号サンプリング間隔）ハ ２．５５Ｃμ５）Ｘ４９ （ｂｉｔ）＝１２５ （μＳ
）従って、サンプリング周波数は １／１２５ （μ５）＝８ （ｋ）（ｚ）の如く何れも
既存ＰＣＭ２４Ｂシステムのそれと同一となるように構
成する。
である。後述するとおり、直列に配列された１２フレー
ムで１マルチフレームｅ？［する。更に、各通話路中の
音声信号は、６フレーム中５フレーム（従って、１マル
チフレーム中１０フレーム）は、８ビット符号で伝送さ
れ、また、６フレーム中１フレーム（従って１マルチフ
レーム中２フレーム）は音声信号を最初の第１表 ＰＣＭ６システム諸元 ７ビツト（第１〜第７ビツト）で伝送し、最後の１ピツ
ト（第８ビツト）がダイヤル信号伝送（以下信号伝送と
略記する）を受は持つ。以上はＰＣＭ２４Ｉ３システム
において１／６ビツトステイ一リング方式（１／ ６
ｂｉｔ ｓｔｅａｌｉｎｇｓｙｓｔｅｍ ）と呼ば
れているものに準拠したものであって、第１表から明ら
かな通り、低次群側（ＰＣＭ６システム側）のクロック
周波数は３２９ｋＨｚ Ｎ 従って各情報ワード内での
パルス間隔は１ ／ ３２９ （ｋＨｚ） ＝２．５５
（μＳ）従って１フレームの時間長（換言すれば音声
信号サンプリング間隔）ハ ２．５５Ｃμ５）Ｘ４９ （ｂｉｔ）＝１２５ （μＳ
）従って、サンプリング周波数は １／１２５ （μ５）＝８ （ｋ）（ｚ）の如く何れも
既存ＰＣＭ２４Ｂシステムのそれと同一となるように構
成する。
更に、第１図（４）下段及び第２表に示すように１２フ
レームを単位として１マルチフレームをＩＮ 成ｆる。
レームを単位として１マルチフレームをＩＮ 成ｆる。
１マルチフレームの長さは１２５（μ５）Ｘ１２ （Ｆ
ｒａｍｅ）＝１５ （ｍｓ）である。第２表の第２列（
Ｆビットの欄）に示す通り、１マルチフレームを周期と
してフレーム同期用ピッ）（Ｆピット）には一定の時間
的パターン（１，０，０，０，１，１，０，１，１，１
，０対局情報）が附与されており、これがフレーム同期
用の情報として機能する。このＦビットのパルスパター
ンもＰＣＭ ２４Ｂシステムのソレト同一とする。
ｒａｍｅ）＝１５ （ｍｓ）である。第２表の第２列（
Ｆビットの欄）に示す通り、１マルチフレームを周期と
してフレーム同期用ピッ）（Ｆピット）には一定の時間
的パターン（１，０，０，０，１，１，０，１，１，１
，０対局情報）が附与されており、これがフレーム同期
用の情報として機能する。このＦビットのパルスパター
ンもＰＣＭ ２４Ｂシステムのソレト同一とする。
第２表 マルチフレームの構成
次に信号伝送には、前述した通シ、ｌ／ ｌａビットス
テイーリング方式が採用され、第２表に示す通り、１マ
ルチフレーム内のＭ６及び第１２フレームが信号用フレ
ームとして使用され、これらフレーム内の全通話路にお
いて第１〜第７ビツトが音声信号伝送用、第８ピツトが
信号伝送用として使用される。以下、このフレームを信
号フレームと呼ぶ。前述した通り、マルチフレーム内で
の信号フレーム挿入位置はＰＣＭ２４Ｂシステムのそれ
と変りない。
テイーリング方式が採用され、第２表に示す通り、１マ
ルチフレーム内のＭ６及び第１２フレームが信号用フレ
ームとして使用され、これらフレーム内の全通話路にお
いて第１〜第７ビツトが音声信号伝送用、第８ピツトが
信号伝送用として使用される。以下、このフレームを信
号フレームと呼ぶ。前述した通り、マルチフレーム内で
の信号フレーム挿入位置はＰＣＭ２４Ｂシステムのそれ
と変りない。
ＰＣＭ−６システム４系統を多重化し、再びこれを分割
する操作は、第１図（ｂ） （ｃ） （→の回路により
マルチフレームを単位として行う。この回路により多重
化された高次群側のフレーム構成は第３図に低次群側（
ＰＣＭ６）のそれと比較して図示されている。すなわち
、高次群側のフレームは、フレーム同期用ビット（Ｆビ
ット）を先頭に２４通話路分の情報ワード（８ビット／
通話路）により構成され、１フレーム当りのビット数は １（ｂ） ＋ ８（ｂｌｏ）Ｉ） Ｘ ２４（ＯＨ）
＝ １９３（ｂ）また、高次群側のクロック周波数は１
．５４４ＭＨｚと定められ、１フレーム当りの伝送時間
は、 １９３ （ｂ）Ｘ １／１．５４４ （ＭＨり＝ １２
５ （μｓ）となって低次群側のそれ（前出）と完全に
一致する。
する操作は、第１図（ｂ） （ｃ） （→の回路により
マルチフレームを単位として行う。この回路により多重
化された高次群側のフレーム構成は第３図に低次群側（
ＰＣＭ６）のそれと比較して図示されている。すなわち
、高次群側のフレームは、フレーム同期用ビット（Ｆビ
ット）を先頭に２４通話路分の情報ワード（８ビット／
通話路）により構成され、１フレーム当りのビット数は １（ｂ） ＋ ８（ｂｌｏ）Ｉ） Ｘ ２４（ＯＨ）
＝ １９３（ｂ）また、高次群側のクロック周波数は１
．５４４ＭＨｚと定められ、１フレーム当りの伝送時間
は、 １９３ （ｂ）Ｘ １／１．５４４ （ＭＨり＝ １２
５ （μｓ）となって低次群側のそれ（前出）と完全に
一致する。
高次群側のマルチフレームの構成は既存のＰＣＭ２４Ｂ
システムのそれと完全に一致し、また、１フレーム当り
の情報量が１９３ｂ（２４通話路分）である点を除けば
低次群側のそれと変らない。
システムのそれと完全に一致し、また、１フレーム当り
の情報量が１９３ｂ（２４通話路分）である点を除けば
低次群側のそれと変らない。
更にマルチフレームごとに多重化／分割が行われること
によシ、高次群側のマルチフレームの構成（ｐビ、トの
パルスパターン及び信号フレームの挿入位置）も第２表
に示す通りとなり、これも既存ＰＣＭ２４Ｂシステムの
マルチフレーム構成と完全に一致する。
によシ、高次群側のマルチフレームの構成（ｐビ、トの
パルスパターン及び信号フレームの挿入位置）も第２表
に示す通りとなり、これも既存ＰＣＭ２４Ｂシステムの
マルチフレーム構成と完全に一致する。
次にシステムの同期形式について説明する。
まず、低次群側（ＰＣＭ６側）のビット同期、換言すれ
ば低次群及び高次群のクロックの同期については、低次
群側及び高次群側の１フレーム当りの伝送時間（フレー
ムの時間長）が共に１２５μＳ、１フレーム内に含まれ
る情報量がそれぞれ１９３ｂ及び４９ｂであることから
、両者のクロック周波数の間には次の関係が成り立つこ
とが必要である。
ば低次群及び高次群のクロックの同期については、低次
群側及び高次群側の１フレーム当りの伝送時間（フレー
ムの時間長）が共に１２５μＳ、１フレーム内に含まれ
る情報量がそれぞれ１９３ｂ及び４９ｂであることから
、両者のクロック周波数の間には次の関係が成り立つこ
とが必要である。
高次群及び低次群間において基準クロック間のスリップ
現象（換言すれば各フレーム両端の相対的時間位置がズ
レる現象）を生じさせないためには低次群側クロックを
高次群主局側のクロックに固定的に従属同期させる必要
がある。
現象（換言すれば各フレーム両端の相対的時間位置がズ
レる現象）を生じさせないためには低次群側クロックを
高次群主局側のクロックに固定的に従属同期させる必要
がある。
第４図は本方式における再生クロックの流れを説明する
概念図で、１０３は主局（ＰＣ！Ｍ２４Ｂ端局装置）よ
り入力する受信パルス列よりクロック信号（この図の場
合では１．５４４ ＭＨｚの連続波成分）を抽出するク
ロック再生回路で、通常の場合と同じ（ＬＯ共振回路が
使用される。
概念図で、１０３は主局（ＰＣ！Ｍ２４Ｂ端局装置）よ
り入力する受信パルス列よりクロック信号（この図の場
合では１．５４４ ＭＨｚの連続波成分）を抽出するク
ロック再生回路で、通常の場合と同じ（ＬＯ共振回路が
使用される。
１０４は前記再生されたクロックパルスの低次Ｗ 側（
Ｄクロックパルス（この図の場合では３９２ｋＨｚ ）
に変換するＰＬＬ回路で、原パルスを１／１３９ （８
ｋＨｚ ）に分周し、これを４９逓倍することによシ所
望の周波数のパルス列を得るものである。回路性質上、
出力パルスの周波数（３９２ｋＨｚ ）及び位相は原ク
ロツクパルス（１，５４４ＭＨｚ ）に完全に従属同期
する。このようにして確立された低次群側クロックは多
重化／分割装置１０１の送受クロックとして機能するほ
か、低次群側（ＰＣＭ Ｓ側）の各端局１０５ａ、１０
５ｂ、１０３ａ、１０５ｄにおいて再び再生され、これ
ら各端局の送受信クロックとして機能する。
Ｄクロックパルス（この図の場合では３９２ｋＨｚ ）
に変換するＰＬＬ回路で、原パルスを１／１３９ （８
ｋＨｚ ）に分周し、これを４９逓倍することによシ所
望の周波数のパルス列を得るものである。回路性質上、
出力パルスの周波数（３９２ｋＨｚ ）及び位相は原ク
ロツクパルス（１，５４４ＭＨｚ ）に完全に従属同期
する。このようにして確立された低次群側クロックは多
重化／分割装置１０１の送受クロックとして機能するほ
か、低次群側（ＰＣＭ Ｓ側）の各端局１０５ａ、１０
５ｂ、１０３ａ、１０５ｄにおいて再び再生され、これ
ら各端局の送受信クロックとして機能する。
つぎにマルチフレームの同期に関し、ＰＣＭ６システム
４系統を多重化してｌ系統のＰＣＭ２４Ｂシステムを得
る場合について説明する。
４系統を多重化してｌ系統のＰＣＭ２４Ｂシステムを得
る場合について説明する。
既に説明した通り、高次群及び低次群間の各フレームの
長さは完全に相等しく設定されているが、１フレームに
含まれるパルス数及びその隣接パルス間の間隔は、高次
群及び低次群において全く異なる。また、多重化装置と
各ＰＣＭ６端局間の距離は夫々異なるため、多重化装置
に入力する各系統のフレームの位相の同期は不完全とな
るおそれがある。更に、高次群、低次群の同期はマルチ
フレーム学位で確立することが望ましく、このため、低
次群側（ＰＣＭｅ側）のクロ、りに同期した直列２進符
号列と入力する各ＰＣＭ６システムの情報ワードを並列
２進符号列として１マルチフレ一ム単位に緩衝記憶装置
（ＢＵＦｌｌ’［□ Ｍ□。Ｒア）に貯蔵し、これに所
定パターンのフレーム同期用ビラトラ附加し、高次群側
クロックに同期した直列２次符号列に変換して出力する
手段が採られる。緩衝記憶装置のＰＣＭ６の１系統当り １２ （Ｆｒａｍｅ） Ｘ ６ （Ｏｆ（／ｌ′ｒａｍ
ｅ） Ｘ ８ （ｂ） ＝７２ Ｘ ８（ｂ） となる。ＰＣＭ２４Ｂの１系統をＰＣＭ ６の４系統に
分割する場合にも同様の手段が講ぜられる。
長さは完全に相等しく設定されているが、１フレームに
含まれるパルス数及びその隣接パルス間の間隔は、高次
群及び低次群において全く異なる。また、多重化装置と
各ＰＣＭ６端局間の距離は夫々異なるため、多重化装置
に入力する各系統のフレームの位相の同期は不完全とな
るおそれがある。更に、高次群、低次群の同期はマルチ
フレーム学位で確立することが望ましく、このため、低
次群側（ＰＣＭｅ側）のクロ、りに同期した直列２進符
号列と入力する各ＰＣＭ６システムの情報ワードを並列
２進符号列として１マルチフレ一ム単位に緩衝記憶装置
（ＢＵＦｌｌ’［□ Ｍ□。Ｒア）に貯蔵し、これに所
定パターンのフレーム同期用ビラトラ附加し、高次群側
クロックに同期した直列２次符号列に変換して出力する
手段が採られる。緩衝記憶装置のＰＣＭ６の１系統当り １２ （Ｆｒａｍｅ） Ｘ ６ （Ｏｆ（／ｌ′ｒａｍ
ｅ） Ｘ ８ （ｂ） ＝７２ Ｘ ８（ｂ） となる。ＰＣＭ２４Ｂの１系統をＰＣＭ ６の４系統に
分割する場合にも同様の手段が講ぜられる。
受信側ではＦビットのパターンを解読して入力する各パ
ルスについて第何フレームの第何通話路の第何ビ、トか
を正確に把握する。第５図（０及び（ｂ）は夫々多重化
及び分割の場合についての各通話路の流れを示す概念図
である。
ルスについて第何フレームの第何通話路の第何ビ、トか
を正確に把握する。第５図（０及び（ｂ）は夫々多重化
及び分割の場合についての各通話路の流れを示す概念図
である。
以上の基本的構想に基いて構成された回路は第１図（ｂ
） （ｃ） （ｄ）に示されている。第１図（ｂ）の上
段は左側より入力するＰＣＭ ６システム４系統を多重
化してＰＣＭ２４Ｂ１系統に変化し、これを右側へ向け
て出力する多重化部、同図下段は右側より入力するＰＣ
Ｍ２４Ｂ１系統をＰＣＭ６システム４系統に分割して出
力する分割部であるが、何れも低次群側についてはＰＣ
Ｍ６（１）（通話路番号で０）（ｘ、２．３・・・６）
のみが図示されている。最初にシステム多重化の場合に
ついて説明すれば、１ｍは双極性パルス列として入力す
る受信ＰＣＭ信号を単極性パルス列に変換して出力する
Ｂ−Ｕ変換回路、２ａはＢ−Ｕ変換回路１ａの出力より
同フレーム同期信号（Ｆビットのパルス列）を検出し、
情報ワードの内容を後述の多重化回路４へ向けて出力す
るフレーム同期検出回路、３ｍはフレーム同期検出回路
２ａと協働して入力信号のフレーム番号、通話路番号、
フレーム間の境界時刻を検出し、その結果を多重化回路
４へ向けて制御信号として出力する受信パルス発生回路
で、その動作はＢ−Ｕ変換回路１ａにより抽出された低
次群側クロックパルスによシ規制される。５ａは、多重
化回路４へ向けて高次群側（この場合は送信側）のフレ
ーム番号、その他の制御信号を出力し、且つ必要に応じ
、多重化回路４の出力にフレーム同期用ビット（Ｆビッ
ト）を附加する送信パルス発生回路である。他の低次群
側３系統（ＰＣＭ ６ （２Ｌ（３Ｌ（４））について
も同様の出力が得られ、全４系統の出力はＯＲ回路（図
示せず）により合成され回線へ向けて出力される。
） （ｃ） （ｄ）に示されている。第１図（ｂ）の上
段は左側より入力するＰＣＭ ６システム４系統を多重
化してＰＣＭ２４Ｂ１系統に変化し、これを右側へ向け
て出力する多重化部、同図下段は右側より入力するＰＣ
Ｍ２４Ｂ１系統をＰＣＭ６システム４系統に分割して出
力する分割部であるが、何れも低次群側についてはＰＣ
Ｍ６（１）（通話路番号で０）（ｘ、２．３・・・６）
のみが図示されている。最初にシステム多重化の場合に
ついて説明すれば、１ｍは双極性パルス列として入力す
る受信ＰＣＭ信号を単極性パルス列に変換して出力する
Ｂ−Ｕ変換回路、２ａはＢ−Ｕ変換回路１ａの出力より
同フレーム同期信号（Ｆビットのパルス列）を検出し、
情報ワードの内容を後述の多重化回路４へ向けて出力す
るフレーム同期検出回路、３ｍはフレーム同期検出回路
２ａと協働して入力信号のフレーム番号、通話路番号、
フレーム間の境界時刻を検出し、その結果を多重化回路
４へ向けて制御信号として出力する受信パルス発生回路
で、その動作はＢ−Ｕ変換回路１ａにより抽出された低
次群側クロックパルスによシ規制される。５ａは、多重
化回路４へ向けて高次群側（この場合は送信側）のフレ
ーム番号、その他の制御信号を出力し、且つ必要に応じ
、多重化回路４の出力にフレーム同期用ビット（Ｆビッ
ト）を附加する送信パルス発生回路である。他の低次群
側３系統（ＰＣＭ ６ （２Ｌ（３Ｌ（４））について
も同様の出力が得られ、全４系統の出力はＯＲ回路（図
示せず）により合成され回線へ向けて出力される。
第１図（ｃ）は多重化回路４の内部構成を示し、４ａは
フレーム同期検出回路２ａから入力する直列２進符号列
を並列２進符号列に変換する直列／並列変換回路（図中
ではｓ／ｐと表示する）、４ｂは直列／並列変換回路４
ａの出力を一時的に貯蔵する緩衝記憶装置（Ｂｕｆｆｅ
ｒ ｍｅｍｏｒｙ ） ｚ４Ｃは緩衝記憶装置４ｂの記
憶データを読み出し、これを直列２進符号列に変換して
回線へ向けて出力する並列／直列変換回路（図中ではＰ
／Ｓと表示する）、４ｄは多重化回路４の各部の動作を
制御するマイクロプロセッサユニット（ＭＰＵ）である
。
フレーム同期検出回路２ａから入力する直列２進符号列
を並列２進符号列に変換する直列／並列変換回路（図中
ではｓ／ｐと表示する）、４ｂは直列／並列変換回路４
ａの出力を一時的に貯蔵する緩衝記憶装置（Ｂｕｆｆｅ
ｒ ｍｅｍｏｒｙ ） ｚ４Ｃは緩衝記憶装置４ｂの記
憶データを読み出し、これを直列２進符号列に変換して
回線へ向けて出力する並列／直列変換回路（図中ではＰ
／Ｓと表示する）、４ｄは多重化回路４の各部の動作を
制御するマイクロプロセッサユニット（ＭＰＵ）である
。
以上の構成において、左側から入力するＰＣＭ６（１）
システム（ＯＨ１、２・・・６）の受信信号はＢ−Ｕ変
換回路２ａにより単極性パルス列に変換された後、フレ
ーム同期検出回路２ａによｐフレーム同期に関する情報
を抽出され、情報ワードは入力側クロック（３９２ｋＨ
ｚ ）の直列２進符号列として多重化回路４内の直列／
並列変換回路４ａに入力し、並列符号列に変換される。
システム（ＯＨ１、２・・・６）の受信信号はＢ−Ｕ変
換回路２ａにより単極性パルス列に変換された後、フレ
ーム同期検出回路２ａによｐフレーム同期に関する情報
を抽出され、情報ワードは入力側クロック（３９２ｋＨ
ｚ ）の直列２進符号列として多重化回路４内の直列／
並列変換回路４ａに入力し、並列符号列に変換される。
一方、受信パルス発生回路２ａはフレーム同期検出回路
３ａと共動して多重化回路４へ入力すルｈｌ報データに
ついてのフレーム番号を検出し、その結果を制御信号と
して直列／並列変換回路４ａを向けて送出する。ＭＰＵ
４ ｄは直列／並列変換回路４ａよりの指令によシ同
回路の出力データ（並列２列符号列）をそのフレーム番
号に応じて緩衝記憶装置４ｂの所定アドレスに格納する
。入力側の４系統について１マルチフレ一ム分の全情報
データの格納が完了すると、並列／直列変換回路４Ｃは
ＭＰＵ ４ ｄに対し、送信指令を発する。ＭＰＵ ４
ｄは送信パルス発生回路５ａの指令によりマルチフレ
ーム先頭位置にＦビットを附加し、更に同回路５ａより
次々と指示されるフレーム番号についての情報データを
並列／直列変換回路４Ｃに転送し、ここで送信側クロッ
ク（１゜５４４ ＭＨｚ ）に同期した直列２進符号列
に変換され、更にＵ−Ｂ変換回路６ａを経て回線へ出力
される。以上の操作は入力側４系統Ｐ ＣＭ ６ （１
）、（２）、（３Ｌ（４）の各システムについて直列的
に行われ、その出力はＯＲ回路により合成されＰＣＭ２
４Ｂシステム１系統として回線側に出力される。
３ａと共動して多重化回路４へ入力すルｈｌ報データに
ついてのフレーム番号を検出し、その結果を制御信号と
して直列／並列変換回路４ａを向けて送出する。ＭＰＵ
４ ｄは直列／並列変換回路４ａよりの指令によシ同
回路の出力データ（並列２列符号列）をそのフレーム番
号に応じて緩衝記憶装置４ｂの所定アドレスに格納する
。入力側の４系統について１マルチフレ一ム分の全情報
データの格納が完了すると、並列／直列変換回路４Ｃは
ＭＰＵ ４ ｄに対し、送信指令を発する。ＭＰＵ ４
ｄは送信パルス発生回路５ａの指令によりマルチフレ
ーム先頭位置にＦビットを附加し、更に同回路５ａより
次々と指示されるフレーム番号についての情報データを
並列／直列変換回路４Ｃに転送し、ここで送信側クロッ
ク（１゜５４４ ＭＨｚ ）に同期した直列２進符号列
に変換され、更にＵ−Ｂ変換回路６ａを経て回線へ出力
される。以上の操作は入力側４系統Ｐ ＣＭ ６ （１
）、（２）、（３Ｌ（４）の各システムについて直列的
に行われ、その出力はＯＲ回路により合成されＰＣＭ２
４Ｂシステム１系統として回線側に出力される。
次に、第１図（ｂ）下段の分割部について、その構成及
び作用を説明する。すなわち、右側より入力するＰＣＭ
２４Ｂシステム１系統（通話路番号ＯＨＩ、２，３・・
・・・・、２３，２４）をＰＣＭ６システム４系統（Ｐ
ＣＭ ６ （１）、（２）＃（３）及び（４））に分割
する回路網で、図中の１ｂ、２ｂｅ３ｂ、５ｂ、６ｂの
名称、機能については、これらにより処理される情報の
通話路数が異なる点を除けば、同図上段のＩａ、２ａ、
３ａ、５ｍ、６ａと夫々同一であるため説明を省略する
。７は高次群クロック１．５４４ＭＨｚに従属同期した
低次群側クロック３９２ｋＨｚを発生するＰＬＬ回路、
８は分割回路である。なお、受信パルス発生回路３ｂの
動作は、Ｂ−Ｕ変換器１ｂにおいて抽出された高次群側
クロック（１，５＜ ４ ＭＩ−Ｉｓ）により規制され
、また、送信パルス発生回路５ｂの動作はＰＬＬ回路７
により出力される低次群側クロック３９２ｋＨｚにより
規制される。第１図（ｄ）は分割回路８の内部回路を示
し、８ａ（Ｓ／Ｐ）は直列／並列変換回路、８ｂは緩衝
記憶装置、８ ｅ （ｐ／ｓ）は並列／直列変換回路、
８ｄはＭＰＵである。
び作用を説明する。すなわち、右側より入力するＰＣＭ
２４Ｂシステム１系統（通話路番号ＯＨＩ、２，３・・
・・・・、２３，２４）をＰＣＭ６システム４系統（Ｐ
ＣＭ ６ （１）、（２）＃（３）及び（４））に分割
する回路網で、図中の１ｂ、２ｂｅ３ｂ、５ｂ、６ｂの
名称、機能については、これらにより処理される情報の
通話路数が異なる点を除けば、同図上段のＩａ、２ａ、
３ａ、５ｍ、６ａと夫々同一であるため説明を省略する
。７は高次群クロック１．５４４ＭＨｚに従属同期した
低次群側クロック３９２ｋＨｚを発生するＰＬＬ回路、
８は分割回路である。なお、受信パルス発生回路３ｂの
動作は、Ｂ−Ｕ変換器１ｂにおいて抽出された高次群側
クロック（１，５＜ ４ ＭＩ−Ｉｓ）により規制され
、また、送信パルス発生回路５ｂの動作はＰＬＬ回路７
により出力される低次群側クロック３９２ｋＨｚにより
規制される。第１図（ｄ）は分割回路８の内部回路を示
し、８ａ（Ｓ／Ｐ）は直列／並列変換回路、８ｂは緩衝
記憶装置、８ ｅ （ｐ／ｓ）は並列／直列変換回路、
８ｄはＭＰＵである。
以上の構成は低次群側の１系統ＰＣＭ ６ （１）につ
いてのみ図示されている。
いてのみ図示されている。
以上の構成において、ＰＣＭ２４Ｂシステム１系統（Ｃ
ＨＩ、２，３．・・・・・・２３，２４）が右側より入
力し、Ｂ−Ｕ変換回路１ｂにより単極性パルス列に変換
され、フレーム同期検出回路２ｂによりフレーム同期情
報を抽出され、高次群側クロック（ｔ、５４４ＭＨｚ）
に同期し几情報データとして分割回路８内の直列／並列
変換回路８ａに入力する。一方、受信パルス発生回路３
ｂはフレーム同期検出回路２ｂと協働して直列／並列変
換回路８ａに入力する情報データについてのフレーム番
号、通話路番号を検出し、その情報を制御信号として同
変換回路８ａへ向けて並列的に送出する。直列／並列変
換回路８＆は予め定められた通話路（この場合はＯＨＩ
、２゜・・・６）の情報データのみを並列２進符号列に
変換し、また、ＭＰＵ８ｄは同変換回路８ａよシの受信
指令信号−（受けて、前記並列２進データをそのフレー
ム番号に応じて緩衝記憶装置８ｂの所定アドレス内に格
納する。１マルチフレームについての全情報データにつ
いての格納が完了すると送信パルス発生回路５ｂの指令
信号により、ＭＰＵ８ｄは低次群側（ＰＣＭ ６ （１
））の先頭位置にＦビットを附加し、以後、送信パルス
発生回路５ｄより次々と指示されるフレーム番号につい
ての情報データを緩衝記憶装置８ｂより並列／直列変換
回路８Ｃへ転送し、ここで送信側クロック（この場合３
９２ ｋＨｚ ）に同期した直列２進符号列に変換され
、Ｕ−Ｂ変換回路６Ｂにより双極性パルス列に変換され
た後、ＰＣＭ６（１）システムとして回線へ向けて出力
される。
ＨＩ、２，３．・・・・・・２３，２４）が右側より入
力し、Ｂ−Ｕ変換回路１ｂにより単極性パルス列に変換
され、フレーム同期検出回路２ｂによりフレーム同期情
報を抽出され、高次群側クロック（ｔ、５４４ＭＨｚ）
に同期し几情報データとして分割回路８内の直列／並列
変換回路８ａに入力する。一方、受信パルス発生回路３
ｂはフレーム同期検出回路２ｂと協働して直列／並列変
換回路８ａに入力する情報データについてのフレーム番
号、通話路番号を検出し、その情報を制御信号として同
変換回路８ａへ向けて並列的に送出する。直列／並列変
換回路８＆は予め定められた通話路（この場合はＯＨＩ
、２゜・・・６）の情報データのみを並列２進符号列に
変換し、また、ＭＰＵ８ｄは同変換回路８ａよシの受信
指令信号−（受けて、前記並列２進データをそのフレー
ム番号に応じて緩衝記憶装置８ｂの所定アドレス内に格
納する。１マルチフレームについての全情報データにつ
いての格納が完了すると送信パルス発生回路５ｂの指令
信号により、ＭＰＵ８ｄは低次群側（ＰＣＭ ６ （１
））の先頭位置にＦビットを附加し、以後、送信パルス
発生回路５ｄより次々と指示されるフレーム番号につい
ての情報データを緩衝記憶装置８ｂより並列／直列変換
回路８Ｃへ転送し、ここで送信側クロック（この場合３
９２ ｋＨｚ ）に同期した直列２進符号列に変換され
、Ｕ−Ｂ変換回路６Ｂにより双極性パルス列に変換され
た後、ＰＣＭ６（１）システムとして回線へ向けて出力
される。
以上の通り、ＰＣＭ６システムの伝送フォーマツ）はＰ
ＣＭ２４Ｂシステムのそれに準拠して設定されているた
め、両システム間の多重化／分割システムの構成は極め
て簡潔となり、特に６フレーム置きに挿入されている信
号ビット（ダイヤル信号）の九めに何等特別表処理を必
要としなくなる。高次群側、低次群側の伝送フォーマッ
トが胃なる方式では多重化／分割装置内で信号ビットを
音声ビットよシ分離し、一時緩衝記憶装置に貯蔵した後
、これを送信符号列内に取り込む手段が必要となる。
ＣＭ２４Ｂシステムのそれに準拠して設定されているた
め、両システム間の多重化／分割システムの構成は極め
て簡潔となり、特に６フレーム置きに挿入されている信
号ビット（ダイヤル信号）の九めに何等特別表処理を必
要としなくなる。高次群側、低次群側の伝送フォーマッ
トが胃なる方式では多重化／分割装置内で信号ビットを
音声ビットよシ分離し、一時緩衝記憶装置に貯蔵した後
、これを送信符号列内に取り込む手段が必要となる。
また、多重化により得られた高次群側システムの伝送フ
ォーマットはＰＣＭ２４Ｂシステムのそれと自動的に一
致するため、これをＰＣＭ２４Ｂ端局へ直接接続するこ
とはもとより、その高次群変換装置への接続も可能とな
り、回線網の経済的運用が可能となる。
ォーマットはＰＣＭ２４Ｂシステムのそれと自動的に一
致するため、これをＰＣＭ２４Ｂ端局へ直接接続するこ
とはもとより、その高次群変換装置への接続も可能とな
り、回線網の経済的運用が可能となる。
また実施例においては、ＰＣＭ６システムとＰＣＭ２４
Ｂ０Ｍ２４Ｂシステム／分割方式の場合について説明し
たが、本発明の適用はこの場合に限定されるものではな
く、高次群が例えばＰＣＭ３０通話路方式（欧州標準方
式）の場合、又は低次群がＰＣＭ６システム以外のシス
テムにある場合にも同様に適用することができる。
Ｂ０Ｍ２４Ｂシステム／分割方式の場合について説明し
たが、本発明の適用はこの場合に限定されるものではな
く、高次群が例えばＰＣＭ３０通話路方式（欧州標準方
式）の場合、又は低次群がＰＣＭ６システム以外のシス
テムにある場合にも同様に適用することができる。
以上説明した通り、本発明のＰＣＭ通信の多重化方式に
よれば、低次群側の伝送フォーマットを高次群側のそれ
に一致させ、低次群側のクロックを高次群側のそれに従
属同期させ、かつ入力側クロックに同期して入力する情
報データを１マルチフレームを単位として緩衝記憶装置
内に一時的に貯蔵し、これにフレーム同期用ビットを附
加した後送信側クロックに同期した直列２進符号列（多
重化の場合は単一系統、分割の場合は複系統）に変換し
て出力するようにしたため、多重化により得られた高次
群側信号の伝送フォーマツ［１−所望の既存システムの
伝送フォーマットに自動的に一致させ、該既存システム
の端局に直接に接続することが可能となった。
よれば、低次群側の伝送フォーマットを高次群側のそれ
に一致させ、低次群側のクロックを高次群側のそれに従
属同期させ、かつ入力側クロックに同期して入力する情
報データを１マルチフレームを単位として緩衝記憶装置
内に一時的に貯蔵し、これにフレーム同期用ビットを附
加した後送信側クロックに同期した直列２進符号列（多
重化の場合は単一系統、分割の場合は複系統）に変換し
て出力するようにしたため、多重化により得られた高次
群側信号の伝送フォーマツ［１−所望の既存システムの
伝送フォーマットに自動的に一致させ、該既存システム
の端局に直接に接続することが可能となった。
第１図・・・・・・本発明の一実施例を示す図、同（、
）・・・・・・低次群（ＰＣＭ６）のフレーム及びマル
チフレームを示す図。同（ｂ）・・・・・・多重化／分
割回路間の構成を示す図。同（Ｃ） （ｄ）・・・・・
・夫々多重化及び分割口１路の内部構成を示す図。第２
図・・・・・・ＰＣＭ６システム４系統の多重化及び分
割の状態を示す図、第３図・・・・・・高次群（ＰＣＭ
２４Ｂ）及び低次群（ＰＣＭ６）のフレームの構成を比
較して示路の移行を示す概念図。 符 号 表 １ ａ 、 １ ｂ−−・Ｂ−［Ｊ変換回路、 ２ ａ
ｒ ２ ｂ −フレーム同期検出回路、 ３ａ、３ｂ
・・・受信パルス発生回路、 ４・・・多重化回路、
５ａ、５ｂ・・・送信パルス発生回路、６ ＆ ＋ ６
ｔ）・・・Ｕ−Ｂ変換回路、 ７・・・ＰＬＬ回路、
８・・・分割回路、１００・・・線路、 １０１
・・・多重化装置、 １ｏ２・・・分割装置、 １０
３・・・クロック再生回路、１０４ ・ＰＬＬ回路、１
０５ ａ、ｂ、ｃ、ｄ −ＰＣＭ６端局装置。
）・・・・・・低次群（ＰＣＭ６）のフレーム及びマル
チフレームを示す図。同（ｂ）・・・・・・多重化／分
割回路間の構成を示す図。同（Ｃ） （ｄ）・・・・・
・夫々多重化及び分割口１路の内部構成を示す図。第２
図・・・・・・ＰＣＭ６システム４系統の多重化及び分
割の状態を示す図、第３図・・・・・・高次群（ＰＣＭ
２４Ｂ）及び低次群（ＰＣＭ６）のフレームの構成を比
較して示路の移行を示す概念図。 符 号 表 １ ａ 、 １ ｂ−−・Ｂ−［Ｊ変換回路、 ２ ａ
ｒ ２ ｂ −フレーム同期検出回路、 ３ａ、３ｂ
・・・受信パルス発生回路、 ４・・・多重化回路、
５ａ、５ｂ・・・送信パルス発生回路、６ ＆ ＋ ６
ｔ）・・・Ｕ−Ｂ変換回路、 ７・・・ＰＬＬ回路、
８・・・分割回路、１００・・・線路、 １０１
・・・多重化装置、 １ｏ２・・・分割装置、 １０
３・・・クロック再生回路、１０４ ・ＰＬＬ回路、１
０５ ａ、ｂ、ｃ、ｄ −ＰＣＭ６端局装置。
Claims (1)
- 【特許請求の範囲】 低次群側クロックに同期した直列２進符号列として入力
する複数系統のＰＣＭ通信システムの情報内容を高次群
側クロックに同期した単一系統の直列２進符号列に変換
して出力するＰＣＭ通信システム多重化方式において、 低次群側の伝送形式を高次群側のそれと等しく設定し、 低次群側のクロックを高次群側のそれに従属同期させ、
且つ 前記入力する情報内容を１マルチフレームごとに並列２
進符号列として緩衝記憶装置内に一時的に貯蔵し、これ
に予め定められた時間的パターンを有するフレーム同期
用ビットを附加した後、高次群側クロックに同期した直
列２進符号列に変換して出力する ことを特徴とするＰＣＭ通信におけるシステムの多重化
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245805A JPH0783335B2 (ja) | 1984-11-20 | 1984-11-20 | Ｐｃｍ通信におけるシステムの多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245805A JPH0783335B2 (ja) | 1984-11-20 | 1984-11-20 | Ｐｃｍ通信におけるシステムの多重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125239A true JPS61125239A (ja) | 1986-06-12 |
| JPH0783335B2 JPH0783335B2 (ja) | 1995-09-06 |
Family
ID=17139102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245805A Expired - Lifetime JPH0783335B2 (ja) | 1984-11-20 | 1984-11-20 | Ｐｃｍ通信におけるシステムの多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783335B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112148A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | System for multiplexing digital signal |
-
1984
- 1984-11-20 JP JP59245805A patent/JPH0783335B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112148A (en) * | 1980-12-29 | 1982-07-13 | Fujitsu Ltd | System for multiplexing digital signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783335B2 (ja) | 1995-09-06 |
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