JPS61125223A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS61125223A JPS61125223A JP59245742A JP24574284A JPS61125223A JP S61125223 A JPS61125223 A JP S61125223A JP 59245742 A JP59245742 A JP 59245742A JP 24574284 A JP24574284 A JP 24574284A JP S61125223 A JPS61125223 A JP S61125223A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- voltage
- gate
- effect transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は公知のソースホ「１ワ論理回路で必要としてい
たダイオ−１゛を除いてダイオ−１を用いることから？
１しる不具合の解決を図った論理回路に関する。
たダイオ−１゛を除いてダイオ−１を用いることから？
１しる不具合の解決を図った論理回路に関する。
現在、電子計算機等のディジタル装置で実用に供され乃
至は開発されつつある論理回路には、各種形式のものが
ある。その１つとして、ソースホロワ論理回路がある。
至は開発されつつある論理回路には、各種形式のものが
ある。その１つとして、ソースホロワ論理回路がある。
この種の論理回路製造プロセスの向上から回路の安定性
指向よりむしろその低消費電力化、高速化、高論理機能
化を求める方向に移って来ている。
指向よりむしろその低消費電力化、高速化、高論理機能
化を求める方向に移って来ている。
従来のソースホロワ論理回路は第３図に示す如き構成を
有する。この回路はそのソースホロワ部にダイオ−Ｆ’
Ｄを介在させて構成ｔ７ている。このダイオードＤは入
力に低いレベルの電圧が入力されたときのＭＥＳ電界電
界効果トランジスタム力レベルに十分なマージンがある
ようにするためのものである。
有する。この回路はそのソースホロワ部にダイオ−Ｆ’
Ｄを介在させて構成ｔ７ている。このダイオードＤは入
力に低いレベルの電圧が入力されたときのＭＥＳ電界電
界効果トランジスタム力レベルに十分なマージンがある
ようにするためのものである。
（発明が解決しようとする問題点〕
上述のように、従来回路のソースホロワ部にダイオード
”を介在させると、そのダイオ−１の電１［降下のため
に消費電力が多くなるだけでなく、出力電圧の振幅が大
きくなって来て遅延時間が大きくなってしまい、そのた
めに高速化が阻まれる結果となる。
”を介在させると、そのダイオ−１の電１［降下のため
に消費電力が多くなるだけでなく、出力電圧の振幅が大
きくなって来て遅延時間が大きくなってしまい、そのた
めに高速化が阻まれる結果となる。
又、中にダイオードを除去すると、多入力化した場合に
ソースホロワ部の出力電圧が大きくなる傾向を有するこ
とから低レベルの入力電圧が入力されたときの動作マー
ジンが小さくなってしまうという不具合がある。
ソースホロワ部の出力電圧が大きくなる傾向を有するこ
とから低レベルの入力電圧が入力されたときの動作マー
ジンが小さくなってしまうという不具合がある。
本発明は上述のような技術的課題の解決を図った論理回
路を提供するもので、その手段は入力をゲートに接続し
た第１のエンハンスメント形電界効果トランジスタ及び
該トランジスタのソースにドレインを接続しＨつゲート
とソースとを直接接続した第１のデプレッション形電界
効果トランジスタを有するソースホロワ回路と、該ソー
スホロワ回路を構成する両トランジスタの接続点をゲー
トに接続した第２のエンハンスメント形電界効果トラン
ジスタ及び該トランジスタのドレインにゲートとソース
とを直接接続した第２のデプレ・ノション形電界効果ト
ランジスタを有し、これら両トランジスタの接続点を出
力とするインバ−タ回路と、前記第１のエンハンスメン
ト形電界効果トランジスタ及び第２のデプレッション形
電界効果トランジスタのドレインに基準電圧を給電し、
前記第１のデプレッション形電界効果トランジスタ及び
第２のエンハンスメント形電界効果トランジスタのソー
スに前記基準電圧より低い電圧ＶＤＤを給電するための
回路とを備えた回路にして、前記第１のエンハンスメン
ト形電界効果トランジスタのゲート−ソース間ダイオー
ドのクランプ電圧をｖｐとし、前記ソースホロワ回路の
接続点での高レベル及び低レベルの電圧をそれぞれＶＭ
Ｈ及びＶＭＬとし、前記インバータ回路のしきい値電圧
をＶＴＩ＋夏としたとき、 ＶＭＩＩ＞−Ｖｐ ・・・■−Ｖ
ｐ ＜ＶＭＨ＜ＶＦ ＋ＶＤ ｏ ・・・■ＶＤＤ
＞−２ＶＦ ・・ ・■３
ＶＴＨＩ −ＶＭＬ の各式■、■、■及び■を満たずように前記各トランジ
スタのゲート幅及びしきい値電圧を決定して構成したも
のである。
路を提供するもので、その手段は入力をゲートに接続し
た第１のエンハンスメント形電界効果トランジスタ及び
該トランジスタのソースにドレインを接続しＨつゲート
とソースとを直接接続した第１のデプレッション形電界
効果トランジスタを有するソースホロワ回路と、該ソー
スホロワ回路を構成する両トランジスタの接続点をゲー
トに接続した第２のエンハンスメント形電界効果トラン
ジスタ及び該トランジスタのドレインにゲートとソース
とを直接接続した第２のデプレ・ノション形電界効果ト
ランジスタを有し、これら両トランジスタの接続点を出
力とするインバ−タ回路と、前記第１のエンハンスメン
ト形電界効果トランジスタ及び第２のデプレッション形
電界効果トランジスタのドレインに基準電圧を給電し、
前記第１のデプレッション形電界効果トランジスタ及び
第２のエンハンスメント形電界効果トランジスタのソー
スに前記基準電圧より低い電圧ＶＤＤを給電するための
回路とを備えた回路にして、前記第１のエンハンスメン
ト形電界効果トランジスタのゲート−ソース間ダイオー
ドのクランプ電圧をｖｐとし、前記ソースホロワ回路の
接続点での高レベル及び低レベルの電圧をそれぞれＶＭ
Ｈ及びＶＭＬとし、前記インバータ回路のしきい値電圧
をＶＴＩ＋夏としたとき、 ＶＭＩＩ＞−Ｖｐ ・・・■−Ｖ
ｐ ＜ＶＭＨ＜ＶＦ ＋ＶＤ ｏ ・・・■ＶＤＤ
＞−２ＶＦ ・・ ・■３
ＶＴＨＩ −ＶＭＬ の各式■、■、■及び■を満たずように前記各トランジ
スタのゲート幅及びしきい値電圧を決定して構成したも
のである。
本発明回路によれば、上述式■、■、■及び■を満たす
ようにして各トランジスタのゲート幅及びしきい値電圧
を決定して従来回路で必要としていたダイオードの除去
を可能にしている。従って、低消費電力化、高速化、高
論理機能化が達成されることとなった。
ようにして各トランジスタのゲート幅及びしきい値電圧
を決定して従来回路で必要としていたダイオードの除去
を可能にしている。従って、低消費電力化、高速化、高
論理機能化が達成されることとなった。
〔実施例〕
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の一実施例を説明するための図である。
この図において、１は入力をゲートに接続した第１のエ
ンハンスメント形電界効果トランジスタで、該トランジ
スタｌのソースはゲートとソースとを直接接続した第１
のデブレノンヨン形電界仙果トうン、２スタ２のルイン
に接続されている。こわら両トランジスタ１．２がソー
スホロリ回路を構成する。そのトランジスタｌのソース
とトランジスタ２のトレインとの接続点３が第２のエン
ハンスメン］・形電界効果トランジスタ４のゲートに接
続され、該トランジスタ４のしレインは第２のデプレッ
ション形電界効果トランジスタ５のソース及びゲートに
直接［妾続されている。これら両トランジスタ４，５が
インバータ回路を構成する。６は回路の出力である。そ
して、トランジスタ１．５のドレインに基準電位例えば
アース電位を給電する回路が接続され、トランジスタ２
゜４のソースに質重１’Ｅ Ｖ Ｄ ｌ′１を給電する
回路が接続されて本発明回路が構成され、この回路構成
に次に述べる回路条件をりえることに３Ｌって本発明が
企図し“Ｃいる論理回路を実現し得る。
ンハンスメント形電界効果トランジスタで、該トランジ
スタｌのソースはゲートとソースとを直接接続した第１
のデブレノンヨン形電界仙果トうン、２スタ２のルイン
に接続されている。こわら両トランジスタ１．２がソー
スホロリ回路を構成する。そのトランジスタｌのソース
とトランジスタ２のトレインとの接続点３が第２のエン
ハンスメン］・形電界効果トランジスタ４のゲートに接
続され、該トランジスタ４のしレインは第２のデプレッ
ション形電界効果トランジスタ５のソース及びゲートに
直接［妾続されている。これら両トランジスタ４，５が
インバータ回路を構成する。６は回路の出力である。そ
して、トランジスタ１．５のドレインに基準電位例えば
アース電位を給電する回路が接続され、トランジスタ２
゜４のソースに質重１’Ｅ Ｖ Ｄ ｌ′１を給電する
回路が接続されて本発明回路が構成され、この回路構成
に次に述べる回路条件をりえることに３Ｌって本発明が
企図し“Ｃいる論理回路を実現し得る。
即ち、トランジスタｌのゲート−ソー入間ダイオードの
クランプ電圧を■トとし、接続点３での高レベル及び低
レベルの電圧を夫々、ＶＭＨ及びＶＭＬとし、インバー
タ回路のしきい値電圧をＶＴＲＩとしたとき、 ＶＭＨ＞−ＶＦ ・・・■−Ｖｐ
＜ＶＭＩＩ ＜ＶＦ ＋ＶＤＤ ・・・■ＶＤＤ
＞−２Ｖｐ ・・・■上式■、■、
■及び■を満たずように各トランジスタ１，２，４．５
のゲート幅及びしきい値電圧を決める。
クランプ電圧を■トとし、接続点３での高レベル及び低
レベルの電圧を夫々、ＶＭＨ及びＶＭＬとし、インバー
タ回路のしきい値電圧をＶＴＲＩとしたとき、 ＶＭＨ＞−ＶＦ ・・・■−Ｖｐ
＜ＶＭＩＩ ＜ＶＦ ＋ＶＤＤ ・・・■ＶＤＤ
＞−２Ｖｐ ・・・■上式■、■、
■及び■を満たずように各トランジスタ１，２，４．５
のゲート幅及びしきい値電圧を決める。
上述のように構成される本発明回路はインバータ回路と
して動作する。即ち、入力に高レベルの電圧が入ったと
きそのレベル対応の電圧がトランジスタ４のゲートに印
加されてインバータ回路の接続点６に低レベルの電圧が
発生ずる。逆に、入力に低レベルの電圧が入ったときに
は、出力（接続点６）には高レベルの電圧が発生ずる。
して動作する。即ち、入力に高レベルの電圧が入ったと
きそのレベル対応の電圧がトランジスタ４のゲートに印
加されてインバータ回路の接続点６に低レベルの電圧が
発生ずる。逆に、入力に低レベルの電圧が入ったときに
は、出力（接続点６）には高レベルの電圧が発生ずる。
そして、上述した如き各式は次のような理由からｌ−ｒ
えられるものである。入力電圧ＶＩＮが高レベルＶｚ＋
（＝Ｏポルト）のときトランジスターのゲート−ソー入
間ダイオードに印加される電圧ＶＧＳＩがＶＧＳＩ＜Ｖ
Ｆになっていれば入力電流１１Ｎは零になることから、
ｖＭ （接続点３の電圧）の高レベルをＶＭＨとすると
、 ＶＭＨ＞−Ｖｐ ・・・■である
ことを要する。
えられるものである。入力電圧ＶＩＮが高レベルＶｚ＋
（＝Ｏポルト）のときトランジスターのゲート−ソー入
間ダイオードに印加される電圧ＶＧＳＩがＶＧＳＩ＜Ｖ
Ｆになっていれば入力電流１１Ｎは零になることから、
ｖＭ （接続点３の電圧）の高レベルをＶＭＨとすると
、 ＶＭＨ＞−Ｖｐ ・・・■である
ことを要する。
更に、トランジスタ４のゲート電流Ｉｇ４を零にするた
めには、次式が成立しなければならない。
めには、次式が成立しなければならない。
ＶＭ）ｌ −ＶＤ ｏ ＜ＶＦ ・・・
（ｌ１式■及び（１）から次式が成立する。
（ｌ１式■及び（１）から次式が成立する。
−ｖＦ〈７Ｍ）Ｉく■Ｐ→■ＤＤ ・・・■弐〇より
次式を得る。
次式を得る。
ＶＤＤ＞−２ＶＦ ・・・■そして
、トランジスタ４．５によって構成されるインバータ回
路のしきい値電圧ＶＴＨＩとしたとき、回路の首尾よい
動作を保証するための条件として次式を満足することが
好ましい。
、トランジスタ４．５によって構成されるインバータ回
路のしきい値電圧ＶＴＨＩとしたとき、回路の首尾よい
動作を保証するための条件として次式を満足することが
好ましい。
３ ＶＴＲＩ −ＶＭＬ上述のような各
式を満足させるための手段として、本発明ではトランジ
スタ１，２．４．５のゲート幅及びしきい値電圧の調整
を用いている。これにより、従来回路では必要としてい
たダイオードを不要とし、低消費電力化、高速化、高論
理化の実現を可能にしている。
式を満足させるための手段として、本発明ではトランジ
スタ１，２．４．５のゲート幅及びしきい値電圧の調整
を用いている。これにより、従来回路では必要としてい
たダイオードを不要とし、低消費電力化、高速化、高論
理化の実現を可能にしている。
Ｇａ Ａｓ ＭＥ Ｓ Ｆ ＥＴを用いて本発明回路を
構成する場合の最適設計例を示す。トランジスタ１゜２
．４．５のゲート幅をそれぞれＷｇｌ、Ｗｇ２゜Ｗｇ
４ 、 ＷＢ ５とし、エンハンスメント形電界９Ｊｒ
果トランジスタのしきい値電圧をＶｌｈＥとし、デプレ
ッション形電界効果トランジスタのしきい値電圧をＶＬ
ｈＤとすると、それぞれの値は次の通りである。
構成する場合の最適設計例を示す。トランジスタ１゜２
．４．５のゲート幅をそれぞれＷｇｌ、Ｗｇ２゜Ｗｇ
４ 、 ＷＢ ５とし、エンハンスメント形電界９Ｊｒ
果トランジスタのしきい値電圧をＶｌｈＥとし、デプレ
ッション形電界効果トランジスタのしきい値電圧をＶＬ
ｈＤとすると、それぞれの値は次の通りである。
Ｗｇ＋＝１０μｍ
Ｗｇ２ ＝７．５μｍ
Ｗｇ４＝６０μｍ
Ｗｇ５−２０μｍ
Ｖ＋ｈＥ＝０．］ボルト
Ｖｔ ｈ Ｄ＝ ０．７ボルト
Ｖｎｏ−−１，１ボルト
又、トランジスタ１と並列に、上述条件を満たす１つの
トランジスタビを付加してノアゲートを構成したのが第
２図である。
トランジスタビを付加してノアゲートを構成したのが第
２図である。
なお、第２図において、トランジスタｌ°を複数にして
もよい。
もよい。
以−に説明したように、本発明によれば、■論理回路の
低電圧駆動が可能になって、■低消費電力となる上、 ■動作速度の高速化となり、 ■加えて、論理機能を高くし得る、等の効果が得られる
。
低電圧駆動が可能になって、■低消費電力となる上、 ■動作速度の高速化となり、 ■加えて、論理機能を高くし得る、等の効果が得られる
。
第１図は本発明の一実施例を説明するための回路図、第
２図は本発明回路を用いて構成したノアゲートを示す図
、第３図は従来のソースホロワ論理回路を示す図である
。 図において、１，４．１’ はエンハンスメント形電
界効果トランジスタ、２．５はデプレッション形電界効
果トランジスタである。 第１図 第３図 第２図 Ｖｏ。
２図は本発明回路を用いて構成したノアゲートを示す図
、第３図は従来のソースホロワ論理回路を示す図である
。 図において、１，４．１’ はエンハンスメント形電
界効果トランジスタ、２．５はデプレッション形電界効
果トランジスタである。 第１図 第３図 第２図 Ｖｏ。
Claims (2)
- （１）入力をゲートに接続した第１のエンハンスメント
形電界効果トランジスタ及び該トランジスタのソースに
ドレインを接続し且つゲートとソースとを直接接続した
第１のデプレッション形電界効果トランジスタを有する
ソースホロワ回路と、該ソースホロワ回路を構成する両
トランジスタの接続点をゲートに接続した第２のエンハ
ンスメント形電界効果トランジスタ及び該トランジスタ
のドレインにゲートとソースとを直接接続した第２のデ
プレッション形電界効果トランジスタを有し、これら両
トランジスタの接続点を出力とするインバータ回路と、
前記第１のエンハンスメント形電界効果トランジスタ及
び第２のデプレッション形電界効果トランジスタのドレ
インに基準電圧を給電し、前記第１のデプレッション形
電界効果トランジスタ及び第２のエンハンスメント形電
界効果トランジスタのソースに前記基準電圧よりも低い
電圧Ｖ＿Ｄ＿Ｄを給電するための回路とを備えた回路に
して、前記第１のエンハンスメント形電界効果トランジ
スタのゲート−ソース間ダイオードのクランプ電圧をＶ
＿Ｆとし、前記ソースホロワ回路の接続点での高レベル
及び低レベルの電圧をＶ＿Ｍ＿Ｈ及びＶ＿Ｍ＿Ｌとし、
前記インバータ回路のしきい値電圧をＶ＿Ｔ＿Ｈ＿Ｉと
したとき Ｖ＿Ｍ＿Ｈ＞−Ｖ＿Ｆ…（１） −Ｖ＿Ｆ＜Ｖ＿Ｍ＿Ｈ＜Ｖ＿Ｆ＋Ｖ＿Ｄ＿Ｄ…（２）Ｖ
＿Ｄ＿Ｄ＞−２Ｖ＿Ｆ…（３） １／３＜（Ｖ＿Ｍ＿Ｈ−Ｖ＿Ｔ＿Ｈ＿Ｉ）／（Ｖ＿Ｔ＿
Ｈ＿Ｉ−Ｖ＿Ｍ＿Ｌ）＜３…（４）の各式（１）、（２
）、（３）及び（４）を満たすように前記各トランジス
タのゲート幅及びしきい値電圧を決定して構成したこと
を特徴とする論理回路。 - （２）前記第１のエンハンスメント形電界効果トランジ
スタは複数であることを特徴とする特許請求の範囲第１
項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245742A JPS61125223A (ja) | 1984-11-20 | 1984-11-20 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245742A JPS61125223A (ja) | 1984-11-20 | 1984-11-20 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125223A true JPS61125223A (ja) | 1986-06-12 |
Family
ID=17138122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245742A Pending JPS61125223A (ja) | 1984-11-20 | 1984-11-20 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7343727B2 (en) | 2004-06-25 | 2008-03-18 | Honda Motor Co., Ltd. | Lawn mower exhaust air return |
| US7677019B2 (en) | 2006-08-03 | 2010-03-16 | Honda Motor Co., Ltd | Exhaust circulation lawnmower |
-
1984
- 1984-11-20 JP JP59245742A patent/JPS61125223A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7343727B2 (en) | 2004-06-25 | 2008-03-18 | Honda Motor Co., Ltd. | Lawn mower exhaust air return |
| US7677019B2 (en) | 2006-08-03 | 2010-03-16 | Honda Motor Co., Ltd | Exhaust circulation lawnmower |
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