JPS61123361A - 画像読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はファクシミリ装置などに用いられる画像読取装
置に関するものである。

従来の技術 最近、ファクシミリ装置や原稿読取装置等の画像入力装
置では、００Ｄ等の固体撮像素子が盛んに利用されるよ
うになってきた。ＣＣＤ等の固体撮像素子で画像を読取
る場合、画像全体が一様に白であっても固体撮像素子の
光電変換信号波形が必ずしも平坦にならないことがある
。この様な現象をシェーディングと呼ぶ。シェーディン
グの主な原因としてはＣＯＤ等の固体撮像素子の各セル
の転送効率が１ｏＯＸにならないことの他、ｃｃＤ等の
固体撮像素子の構造上のバラツキ、原稿とＣＣＤの間に
介在する光学レンズの周辺部のケラレ、原稿を照射する
光源の不均一性等もシェーディングの〜原因となる。

かかるシェーディングの影響を軽減するだめの画信号補
正手段は、例えば特公昭５６−１５４８３７゜特公昭５
６−１６１７７１号公報等に記載されている構成が知ら
れている。

以下、第９図を参照して、画信号補正手段を備えた従来
の画像読取装置について説明する。

第９図において、１は原稿、２は原稿保持板、３は原稿
１を照明するだめの螢光灯、４は螢光灯カバー、５はレ
ンズ、６はレンズ５を介して原稿１の情報をアナログ信
号として取り出すだめの固体撮像素子、７はム／Ｄ変換
部である。８はム／Ｄ変換部７の出力を記憶する記憶回
路で、具体的には、ランダム・アクセスψメモリ（ＲＡ
Ｍ　）で構成される。９は後述する逆感度係数を記憶し
ている記憶回路で、具体的にはリード・オンリ・メモリ
（ＲＯＭ）で構成される。１ｏは乗算回路である。なお
、原稿保持板２の内面部は塗装などの手段で均一な白色
に処理されている。

上記の様な構成において、原稿１の情報を固体撮像素子
６により画像信号に光電変換する前に、原稿保持板２の
白色基準内面を読み取る。この光電変換信号は均一な白
色面の走査によシ得られた信号であるから、原稿面照明
のむら、レンズ６０周辺光の減量分、固体撮像素子６の
感度不均一性など、光電変換系全体の感度の不均一性を
示すものとなる。

今、白色基準面の光電変換信号より、ム／Ｄ変換部７を
介し、デジタル画信号に変換された各素子６の感度係数
値を記憶回路８で記憶しておき、次に、原稿面を光電変
換するとき、光電変換の主走査と同期して、記憶回路８
から各素子６に対応した感度係数値を読み取り、この画
信号に対応する逆係数感度値をあらかじめテーブル化し
た記憶回路９より取り出し、この値と原稿面の光電変換
信号を乗算回路１０で乗算すれば、所要の光電変換系の
不均一性が取シ除かれ、原稿面の光電変換信号が得られ
る。

発明が解決しようとする問題点 ところで、原稿保持板２の内面は白色に塗装されている
が、原稿読取作業の動作を行っている時に、この白色面
に小さい塵や汚れが付着する事がある。

この様な塵や汚れがあると、白色基準信号を得る場合に
、塵や汚れの部分だけが等測的に光電変換系の感度が低
い事になシ、適正な白色基準信号が得られないという欠
点を有していた。

更に、螢光灯の光強度が使用中に低下すると、白色基準
信号も低下する事になｐ、原稿を走査して得られる光電
変換信号の不均一除去能力も低下して、適正な画信号出
力が得られない欠点を有していた。

本発明は上記欠点に鑑み、塵や汚れの影響を受けること
なく、かつ照明用光源の光強度が低下しても適正な白色
基準面の光電変換信号を得る事のできる画像読取装置を
提供するものである。

問題点を解決するための手段 本発明は原稿の画像情報を読み取るとと鳥に、第１．第
２の走査期間内に前記原稿の近傍に設けられた白基準面
の白基準情報を読み取る読取手段と、前記読取手段が読
み取った読取情報を可変増幅する可変増幅手段と、前記
第１の走査期間に前記読取手段が読み取った白基準情報
の最大値を求めるとともに、その白基準情報の最大値に
応じて前記増幅手段の増幅率を前記第１の走査期間以外
で制御する増幅率制御手段と、前記読取手段が１ライン
走査期間にその１ライン分の情報を複数回読取走査する
ことにより、前記第２の走査期間及び画像情報読取期間
に読取情報の加算平均を各画素毎に求める加算平均計算
手段と、前記加算平均計算手段が求めた加算平均読取情
報から随時白基準情報となるその値の最大値を求めると
ともに。

その最大値に応じて前記読取手段が読み取った前記原稿
の画像情報を補正する補正手段とを設けることにより、
上記目的を達成するものである。

作用 本発明は上記構成により、原稿読取の際に、シェーディ
ング補正のだめの白基準面を一定時間複数うイン分走査
する事により、その最大値出力を保持し、引き続いて行
なわれる白基準面の複数走査に対しては、その最大値情
報により可変増巾器の利得を制御する事によって得られ
た白基準面読取の１走査分の加算平均出力による各画素
毎の最大値を記憶しておき、一方、原稿面の情報読取時
には、前記１走査分の加算平均出力信号と、前記白基準
信号の各画素毎の情報によって、原稿読取画信号を補正
する事により塵や汚れ等の影響を受けなく、かつ光源の
光強度が低下しても、高ＳｌＮ比の白基準信号、及び、
原稿読取信号が得られる様にしている。

実施例 以下、図面を参照しながら本発明の一実施例について説
明する。

第１図は本発明の一実施例における画像読取装置のブロ
ック構成を示すものである。

第１図において、１は原稿、２は原稿保持板、３は蛍光
灯、４は蛍光灯カバー、５はレンズ、６はレンズ５を介
して原稿１の画像情報をアナログの電気信号として取シ
出す固体撮像素子で、以上は第９図に示した構成と同様
のものである。

１１は増幅部で、乗算型Ｄ／Ａ変換器、及び増巾器等で
構成された可変増巾回路１１＆と、ム／Ｄ変換回路１１
ｂと、白基準値の最大値レベルを検出するラッチ回路、
コンパレータ回路等で構成された最大値検出回路１１ｃ
よ多構成されている。

１２は加算平均部で、加算器、バッファメモリ。

除算器等で構成されている。１３は補正部で、白基準メ
モリと白基準メモリを制御するアドレスカウンター及び
、各走査毎の白基準値の最大値を検出するコンパレータ
回路よ多構成された白基準メモリ制御回路１３ａと、逆
係数感変眞を記憶するリード・オンリ・メモリ（ＲＯＭ
　）　１ｓｂと、乗算器１３ｃ等から構成されている。

１４は走査開始信号等の走査タイミング信号を発生スる
タイミング発生部である。

以下、増幅部１１、加算平均部１２、補正部１３及びタ
イミング発生部１４について、さらに具体的な構成を説
明する。

第２図は、タイミング発生部１４の具体的なブロック構
成を示すものである。

第２図において、１５は固体撮像素子による主走査方向
の読取周期を表す信号、１６は白基準読取のための駆動
信号で、それぞれ外部マイクロプロセッサ等から送出さ
れる信号（白基準開始信号）である。１７，１８．１９
はそれぞれフリップフロッズ２ｏは白基準面の最大値出
力を得るための走査時間カウンター、２１はその走査開
始トリガー信号で、後述する第３図のＲＯＭ２ｓに送出
される。２２は引き続いて行なわれる白基準面走査によ
り得られたシェーディング補正のだめの白基準信号の最
大値を後述する記憶回路部へ記憶させるだめの走査時間
カウンター、２３はその走査開始トリガー信号で、後述
する第５図の論理回路５８ａに送出される。

次に第３図を用いて、増幅部１１のさらに具体的構成に
ついて説明する。

第３図は増幅部１１のより具体的ブロック構成を示すも
のである。

第３図において、２４は固体撮像素子６よシ得られたア
ナログ画信号、２５は第１図の可変増幅回路１１ａに対
応する乗算型Ｄ／Ａ変換器、２６は同じく可変増幅回路
１１１Ｌに対応する増幅器、２７は第１図のム／Ｄ変換
回路１１ｂに対応するＡ／Ｄ変換器、２８はラッチ２９
の出力により乗算型Ｄ／Ａ変換器２６の利得を可変する
だめの係数が記憶されているＲ　ＯＭ　、３叱フリツプ
フロツ７１３１はゲート、３２はコンパレータである。

３３は増幅器２６のアナログ画信号出力である。３４は
Ａ／Ｄ変換器２７より得られたデジタル画信号出力で、
後述する第４図の加算回路に送出される。

３５はム／Ｄ変換用すンプル人カクロック、３６はサン
プリング出力クロノク、３７はデジタル画信号３４がラ
ッチ２９よシの画信号出方３８よシ大きい時に、コンパ
レータ３２より出力される比較信号、３９はラッチ２９
へのトリガー信号、４０は乗算型Ｄ／Ａ変換器２５へ送
出されるデジタル係数制御信号である。

次に第４図を参照しながら、加算平均部１２のさらに具
体的構成について説明する。

第４図は加算平均部１２のさらに具体的なブロック構成
を示すものである。

第４図において、３４は第３図の増幅部１１におけるム
／Ｄ変換器２７から送出される入力デジタル画信号、４
１はデジタル画信号３４と後述するラッチの出力信号を
加算する加算回路、４２はバラ・ファメモリ、４３はラ
ッチ、４４は除算回路、４６はバッファメモリ、４６ｔ
ｊ：バッファメモリ４６のアドレスを発生するアドレス
カウンターである。

４７１Ｌから４７ｄ迄は制御タイミング信号線で、４７
＆はアドレスクロック、４７ｂはアドレスカウンタクリ
アクロック、４７０はバッファメモリ書込ミクロツク、
４了ｄはバッファメモリ読取りクロック、４７１Ｓはラ
ッチクロックである。

次に第５図を参照して、補正部１３について説明する。

第５図は補正部１３の要部における、さらに具体的なブ
ロック構成を示すものである。

第５図において、４８は記憶回路（以降白基準メモリと
呼ぶ）４９のアドレスを発生するカウンター、５ｏはバ
ッファメモリ、５１．５２はラッチである。５３はシェ
ーディング補正用の係数を記憶しているＲＯＭで、第１
図に示したＲＯＭ１３ｂに対応するものである。６４は
コンパレータ、５５．５６はフリップフロップ、５７４
〜６了すはゲート、６８＆〜５８０はインバータ、５９
はナンド回路、６０は第１図の乗算器１３０に対応する
デジタル乗算器である。

以上のような構成において、以下その動作を説明する。

まず、第２図に示すタイミング発生部１３に対し、マイ
クロプロセッサ−（図示せず）よシ白基準開始信号１６
が入力されると、フリップフロップ１７．１８がセット
され、走査開始トリガー信号２１が″Ｈ′状態になる。

このとき、カウンター２ｏは所定の主走査方向の周期を
計数し、それを終了すると、フリップフロップ１７がリ
セットされ、走査開始トリガー信号２１も′Ｌ′状態に
なる。この走査開始トリガー信号２１は、第３図のゲー
ト３１と乗算型Ｄ／ム変換器２６の利得を可変するため
の係数を記憶しているＲＯＭ２Ｂに接続されているため
、’Ｈｅ状態の時にＲＯＭ２８の出力データを示すレベ
ル信号４ｏが１６進表示でＸ’８０’である様に設定し
ておくと、乗算型Ｄ／ム変換器２５の利得は（□＝）−
となる。

そして、増幅器２６の利得を２倍になる様に設定してお
くとム／Ｄ変換器２７への入力アナログ画信号３３のレ
ベルは入力アナログ信号２４０レベルに等しくなる。

ところで、この時、ラッチ２９の入力デジタル画信号３
４と以前に取シ込まれ、ラッチ２９に保持されていたデ
ジタル画信号３８をコンパレータ３２で比較する。そし
て入力デジタル画信号３４のレベルの方が大きい際には
、比較信号３７が出力され、ゲート３１を介してフリッ
プフロップ３０に加わる。一方、ム／Ｄ変換用の人／Ｄ
変換器２７から送出されるサンプリング出力３６は常に
フリップフロップ３０のクロック入力に加わっているの
で、前述の比較信号３７があるときのみ、ラッチ２９の
入力デジタル画信号３４を更新し記憶する。

この様にして、ラッチ２９はム／Ｄ変換器２了よりの白
基準イ直におけるその最大値が保持される様に動作する
。この時、入力アナログ画信号２４０レベルはム／Ｄ変
換器２アの基準電圧以下に調整しておくことは言うまで
もない。

一方、白基準値のレベルが設定され、走査開始トリガー
信号２１がＳＬ？状態になると、フリップフロップ１９
がセットされ、走査開始トリガー信号２３が′″Ｈ′Ｈ
′状態。このときも同様にカウンター２２は所定の主走
査方向の周期を計数し、それを終了すると、フリップフ
ロップ１９がリセットされ、走査開始トリガー信号２３
も′Ｌ′状態になる。この走査開始トリガー信号２３が
ゞＨ′状態になると、走査開始トリガー信号２１は′″
Ｌ′ｂ らのデジタル画信号３８の最大値に応じた利得制御の係
数値を出力する様になる。即ち、ラッチ２９のデジタル
画信号のレベルを′人′で表わし、このときのＲＯＭ２
８の係数値をＩＢＩとして、その出力レベル４ｏを次式
で制御される様に係数値を ムＪ＝一定 設定にしておけば、白基準時において、入力アナログ画
信号２４０レベルの値が不足しても、乗算ｆｉＤ／ム変
換器２５の利得は、前記ラッチ２９よシの最大値出力に
応じたＲＯＭ２ａの係数値出力４ｏによシ制御されるた
め、ム／Ｄ変換器２７０入カアナログレベル３３は、常
に人／Ｄ変換器２了の基準電正進の振幅に調整される。

例えば、走査開始トリガー信号２１が’Ｈ’状態の時、
ラッチ２９の最大値出力が１Ｂ進表示でｌ　ｇ　ｏ　ｌ
に記憶されると、走査開始トリガー信号２３が′Ｈ＃状
態では、ＲＯＭ２Ｂによシラ６進表示で′９１′の係数
値４ｏが乗算型Ｄ／ム変換器２６に出力されるため、乗
算型Ｄ／ム変換器２６の利得は＝１．１３倍される。

従って、入力アナログ画信号２４のム／Ｄ変換器２７に
対する入力レベルは、同ム／Ｄ変換器２７０基準電圧値
までの振幅に増幅されることになる。

これにより、光源３の光強度が低下しても、乗算型Ｄ／
ム変換器２６でその低下分を自動補正する事になり、適
正な白基準値の読取が行なえる事になる。

更に、走査開始トリガー信号１８が′Ｈ′状態の時は、
第６図に示した白基準メモリ４８に、白基準値を記憶さ
せるが、このときの動作を第６図を参照して説明する。

第６図のタイミング図に示した様に、１ラインの走査周
期（Ｔｓ）が、１走査の読取時間（’１’Ｒ）に対して
大きく設定（例えばＴＳ＝２０１１１５６０　。

ＴＲ＝＝２ｍ　５ｅｃ）　しておくことによシ、複数走
査の読取シによる画信号の加算平均処理が可能となる。

即ち、１走査分の読取時間によシ読取られた白基準面の
デジタル画信号３４は、バッファメモリ４６に、加算回
路４１とバッファ４２を介して、記憶される。このとき
、バッファメモリ４６のアドレスはアドレスクロック４
７１Ｂによるアドレスカウンタ４６によシ決定される。

又、バッファメモリ４６への書込み制御はバッファメモ
リ書込みクロック４７０で行なわれる。

この１回目の走査読取りでは、加算回路４１は何の加算
も行なわない。次に、白基準面の読取場所を同一にして
、再び読取られた白基準面のデジタル画（ｉ号３４とバ
ッファメモリ４５から、バッファメモリ読取りクロック
４了すとラッチクロック４７＆の制御タイミング信号に
よシ、ラッチ４３を介して読出された。すでに走査分の
画信号とを加算回路４１によシ、１走査読取時間（ＴＩ
’ｌ）と同期しながら加算してバッファメモリ４６ヘバ
ツフアメモリ書込みクロック４７０のタイミングで記憶
する。このとき、走査読取りの開始には、アドレスカウ
ンタ４６をアドレヌカウンタクリアクロノク４７ｄで初
期化しておく。以下この様に、１ライン走査周期（ＴＳ
）間の、複数回の読取走査による白基準面信号を順次加
算し、最後に、除算回路４４により読取られた回数（ｎ
ＸＴＲ）で割れば、平均値出力信号３４亀が得られる。

更に、この白基準信号３４！Ｌは、第６図に示す補正部
１３の構成により第７図のタイミングチャートに従いラ
ッチ６１．バクフアメモリ５０ｔ−ｉて、白基準メモリ
４日に記憶される。このとき。

クロックパルス６１ｆＬをカウンタ４ｅが計数Ｌ、その
カウンタ４ｅの出力によシ白基準メモリ４８のアドレス
制御を行う。

次に、白基準面の読取る場合を１走査分移動させ、再び
読み取られた第２ライン目の白基準読取では、読取りク
ロック６１ｂとこれに同期したラッチクロック６１０に
よシ、加算平均後のデジタ”　［ｉ　信号３４　＆をラ
ッチ５１を経て、コンパレータ６４の入力デジタル信号
６２を作る。一方、クロックパルス６１１Ｌにょシアド
レス指定された白基準メモリ４８の内容は、ラッチ６２
を介してコンパレータ５４の他方のデジタル信号６３と
して読出されている。

このとき、ラッチクロック８１ｃよシ少し位相の遅れた
比較クロック６１ｄの入力により、前述のデータを比較
し、入力デジタル信号６２が大きい場合は、比較出力６
４が立ち、これにより白基準メモリ書き込みを促す制御
信号６６を与える様に動作する。

これによシ、バッファ５ｏは開かれるので、白基準メモ
リ４８には白基準信号の最大値が走査同期毎に更新され
、書き替えられて行く。

なお、制御信号６１６は第２ライン目以降の走査に対し
、白基準メモリ４８の書込みを制御するクロックで、こ
の信号が′Ｈ′状態のときのみ、前述の書込み白基準メ
モリ書き込みを促す制御信号６５による白基準メモリ４
８への書込みが動作する。

この様に、走査開始トリガー信号２１が％　ＨＪ状態の
時、複数ライン分の走査（第６図に示す１ライン走査周
期（ＴＳ）のｎ倍）による白基準面を移動しながら、白
基準メモリ４８への書込み動作が行なわれ、′″Ｌ′ｂ ４８への書込みは禁止され、通常の原稿読取り状態にな
る。そして、白基準メモリ４８に白基準値の複数回走査
読取シによる平均値出力を複数ライン分走査した時の最
大値を書込み制御する事によシ、通常の原稿読取におけ
る画信号の７エーデイング補正が高精度に行なわれる事
になる。

このシェーディング補正時は、前述の第４図で示した構
成によシ、通常の原稿読取に際しても、加算回路４１、
バッファ４２、除算回路４４を介して、１ライン走査周
期に対し複数回の読取走査によシ得られた平均値出力画
信号と同期しながら、白基準メモリ４８からの白基準信
号を読み出し、この白基準値に対する逆係数感度値をあ
らかじめテーブル化したＲＯＭ５３の内容と１乗算回路
６０により、１画素毎に補正する事により、均一なデジ
タル画信号を得る事ができる。

以上の如く、白色基準面信号を得るとき、白色基準面の
場所を変えて、更に、その読取場所の複数走査の加算平
均値信号を得ることにょシ、塵や汚れ、キズなどの影響
のないシェーディング補正が可能となる。

又、原稿読取）時においても、読取場所の複数走査の加
算平均値信号を得る事により、固体撮像素子で得られた
光電変換信号に含まれる雑音等が除かれ、高Ｓ／Ｎ比の
画信号が得られる。

なお、以上の処理の流れを第８図に要約して示しておく
。

発明の効果 以上の様に本発明によれば、原稿読取面に近接して白色
基準面を設け、原稿を光電変換するとき、白色基準面を
一定期間複数ライン走査し、その最大値の信号レベルを
記憶保持し、引き続いて行う白基準面を移動しながらの
複数ライン読取走査に対しては、その最大値出力によシ
入力アナログ信号の増幅率を制御する事により、一定振
幅レベルに制御された白基準信号をその走査周期におけ
る期間の複数回走査による加算平均処理し、更に複数ラ
イン走査期間の白基準信号の各画素毎の最大値出力を補
正信号として記憶回路に記憶しておき、原稿の走査によ
る光電変換時には、複数回走査による加算平均された画
信号を、上記補正信号で補正する事により、従来問題で
あった （１）光強変の劣下によるシェーディング補正精度の低
下。

（２螢光ランプの交換時のシェーディング補正精度の低
下。

（鴫　螢光ランプの経年変化に追従できない。

等の欠点を排除し、更には白色基準面の塵、汚れ。

キズなどによる不適正な基準信号を排除し、適正なシェ
ーディング補正が可能となる効果をもたらすことができ
る。又、゛白色基準信号と原稿読取信号を各々加算平均
処理を行っているため、特に高精度の中間調画像の読取
時には有効で、固体撮像素子の光電変換時に入るスパイ
クノイズ、レベルの変動等による外乱の影響を除去でき
、高Ｓ／Ｎ比で精度の高い画信号の処理が行なえ、その
工業的利用価値はきわめて高いものである。

【図面の簡単な説明】

第１図は本発明の一実施例における画像読取装置のブロ
ック結線図、第２図は同装置におけるタイミング発生部
のブロック結線図、第３図は同装置の増１陥部のブロッ
ク結線図、第４図は同装置の加算平均部のブロック結線
図、第５図は同装置の補正部のブロック結線図、第６図
及び第７図は同装置要部のタイミングチャート、第８図
は同装置の動作を示すフローチャート、第９図は従来の
画像読取装置のブロック結線図である。 １・・・・・・原稿、２・・・・・・原稿保持板、３・
・・・・・蛍光灯、４・・・・・・蛍光灯カバー、５・
・・・・・レンズ、６・・・・・・固体撮像素子、１１
・・・・・・増幅部、１１１Ｌ・・・・・・可変増幅回
路、１１ｂ・・・・・・人／Ｄ変換回路、１１０・・・
・・・最大値検出回路、１２・・・・・・加算平均部、
１３・・・・・・補正部、１３ａ・・・・・・白基準メ
モリ制御回路、１３ｂ・・・・・・ＲＯＭ、１３ｃ・・
・・・・乗算器、１４・旧・・タイミング発生部。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第８
図 台基準読取走奢 Ｃα） 魂ｊＩｆＩ繞禾走全

Claims (1)

【特許請求の範囲】
1. 原稿の画像情報を読み取るとともに、第１、第２の走査
   期間内に前記原稿の近傍に設けられた白基準面の白基準
   情報を読み取る読取手段と、前記読取手段が読み取った
   読取情報を可変増幅する可変増幅手段と、前記第１の走
   査期間に前記読取手段が読み取った白基準情報の最大値
   を求めるとともに、その白基準情報の最大値に応じて前
   記増幅手段の増幅率を前記第１の走査期間以外で制御す
   る増幅率制御手段と、前記読取手段が１ライン走査期間
   にその１ライン分の情報を複数回読取走査することによ
   り、前記第２の走査期間及び画像情報読取期間に読取情
   報の加算平均を各画素毎に求める加算平均計算手段と、
   前記加算平均計算手段が求めた加算平均読取情報から随
   時白基準情報となるその値の最大値を求めるとともに、
   その最大値に応じて前記読取手段が読み取った前記原稿
   の画像情報を補正する補正手段とを具備する画像読取装
   置。