JPS61108166A - 半導体素子の電極形成方法 - Google Patents
半導体素子の電極形成方法Info
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- JPS61108166A JPS61108166A JP22950284A JP22950284A JPS61108166A JP S61108166 A JPS61108166 A JP S61108166A JP 22950284 A JP22950284 A JP 22950284A JP 22950284 A JP22950284 A JP 22950284A JP S61108166 A JPS61108166 A JP S61108166A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（発明の利用分野）
本発明は半導体素子の電極形成方法に関する。
（従来技術とその問題点）
半導体素子には電流注入や電圧印加等のための金属層、
すなわち電極が形成されている。これら電極は電流注入
・電圧印加等の目的に加えて半導体素子をパッケージ等
へ接着する「のり」の役目もある。したがって電極とし
ては半導体との接触抵抗が小さく、かつ、接着性が良い
という性質に加えてパッケージ等との接着性も良い特性
を示すものが求められ、各方面で種々の材料、構造、形
成方法が提案されている。
すなわち電極が形成されている。これら電極は電流注入
・電圧印加等の目的に加えて半導体素子をパッケージ等
へ接着する「のり」の役目もある。したがって電極とし
ては半導体との接触抵抗が小さく、かつ、接着性が良い
という性質に加えてパッケージ等との接着性も良い特性
を示すものが求められ、各方面で種々の材料、構造、形
成方法が提案されている。
半導体レーザに例をとれば、半導体レーザは１９７０年
に初めて室温連続発振した当初、その寿命は数１０秒程
度と極めて短いものであった。しかし現在では、埋め込
み型レーザの開発によシ、発振しきい値が低下し、それ
に伴って寿命も室温で数１０万時間が保証されるように
なってきた。
に初めて室温連続発振した当初、その寿命は数１０秒程
度と極めて短いものであった。しかし現在では、埋め込
み型レーザの開発によシ、発振しきい値が低下し、それ
に伴って寿命も室温で数１０万時間が保証されるように
なってきた。
半導体レーザのこのような長寿命化を可能ならしめたの
は、レーザ構造の改善もさることながら、電極材料、電
極形成プロセスの最適化がなされたからである。
は、レーザ構造の改善もさることながら、電極材料、電
極形成プロセスの最適化がなされたからである。
半導体レーザの電極のひとつにＣｒ／Ａｕ（クロム／金
）電極がある。（昭和５８年秋季、応用物理学会学術講
演会予稿集、第２７Ｐ−Ｐ−１）このＣｒ／Ａｕ電極は
半導体表面にＣｒ（下層電極）、Ａ１１（上層電極）を
順次蒸着法等により形成した後、オーミックコンタクト
をとるために３６０℃程度の高温で熱処理を施して形成
するものである。一般にＣｒは半導体のみならず、ｓｉ
ｏ、膜等の酸化膜との着きも良いため、このＣｒ／Ａｕ
電極はｓｉｏ、ストライプ電極への応用が可能である。
）電極がある。（昭和５８年秋季、応用物理学会学術講
演会予稿集、第２７Ｐ−Ｐ−１）このＣｒ／Ａｕ電極は
半導体表面にＣｒ（下層電極）、Ａ１１（上層電極）を
順次蒸着法等により形成した後、オーミックコンタクト
をとるために３６０℃程度の高温で熱処理を施して形成
するものである。一般にＣｒは半導体のみならず、ｓｉ
ｏ、膜等の酸化膜との着きも良いため、このＣｒ／Ａｕ
電極はｓｉｏ、ストライプ電極への応用が可能である。
また、半導体レーザを劣化させる一因として、電極材料
として用いるＡｕの半導体内部への侵入が考えられてい
るが、Ｃｒ／Ａｕ電極の場合には、半導体とＡｕ との
間にＣｒが介在するため、半導体内部へのＡｕの侵入は
ほとんどない。従って、Ｃｒ／Ａｕ電極は、ＳｉＯ，ス
トライプによる電流狭窄構造を併用でき、且つ高信頼ガ
ミ極として広く使われている。
として用いるＡｕの半導体内部への侵入が考えられてい
るが、Ｃｒ／Ａｕ電極の場合には、半導体とＡｕ との
間にＣｒが介在するため、半導体内部へのＡｕの侵入は
ほとんどない。従って、Ｃｒ／Ａｕ電極は、ＳｉＯ，ス
トライプによる電流狭窄構造を併用でき、且つ高信頼ガ
ミ極として広く使われている。
ところが、このＣｒ／Ａｕ電極は、熱処理を施す際Ｃｒ
がＡｕ層表面に析出し酸化膜を形成するため、半導体レ
ーザをヒートシンクに融着する場合、電極のＡｕとヒー
トシンクの融材である。ＡｕＳｎ （金・スズ）との合
金反応が起こらず、半導体レーザがヒートシンクから簡
単に剥れてしまうという問題が生じた。また、仮シに融
着されても、放熱効率が悪く、半導体レーザが高温で動
作しなくなるという問題が生じた。同様の問題は、Ｔｉ
／Ａｕ（チタン／金）電極の場合にも生じることがあっ
た。
がＡｕ層表面に析出し酸化膜を形成するため、半導体レ
ーザをヒートシンクに融着する場合、電極のＡｕとヒー
トシンクの融材である。ＡｕＳｎ （金・スズ）との合
金反応が起こらず、半導体レーザがヒートシンクから簡
単に剥れてしまうという問題が生じた。また、仮シに融
着されても、放熱効率が悪く、半導体レーザが高温で動
作しなくなるという問題が生じた。同様の問題は、Ｔｉ
／Ａｕ（チタン／金）電極の場合にも生じることがあっ
た。
以上は半導体レーザの例であるが、これは何も半導体レ
ーザに限ったことではなく、他の半導体素子でも同じこ
とが言える。
ーザに限ったことではなく、他の半導体素子でも同じこ
とが言える。
（発明の目的）
本発明の目的は信頼性が高く、かつ、パッケージ、ヒー
トシンク等との融着時に良好な合金反応が生じ電極構造
を形成する方法を提供するものである。
トシンク等との融着時に良好な合金反応が生じ電極構造
を形成する方法を提供するものである。
（問題点を解決するだめの手段）
本発明は、上記問題点を解決するため、半導体素子基体
表面に単層または多層構造から成るオーミックコンタク
ト用の下層電極を付着せしめた後熱処理を施こし、次い
で前記下層電極上に少なくとも最上層がＡｕから成る単
層または多層構造の上層電極を形成する方法を採用した
。
表面に単層または多層構造から成るオーミックコンタク
ト用の下層電極を付着せしめた後熱処理を施こし、次い
で前記下層電極上に少なくとも最上層がＡｕから成る単
層または多層構造の上層電極を形成する方法を採用した
。
（発明の作用・原理）
例えば、Ｃｒ／Ａｕ電極の例では、Ｃｒ／Ａｕ積層構造
（下層電極／上層電極積層構造）を半導体素子基体表面
に付着せしめた後熱処理を施こしている。このためＣｒ
／Ａｕ１ｉ極の熱処理中にＣｒがＡｕ層表面に析出する
。この結果電極と被接着体（パッケージ等）との合金反
応が起らなくなる。本発明では下層電極／上層電極の積
層構造を作った後熱処理するのではなく、下層電極を付
着した後熱処理を施こし、この後上層電極を形成する方
法を採用している。このため下層電極が上層電極表面に
析出することが無い。この結果接着時には被接着体との
良好な合金反応が起シ強固な接着が行なわれる。
（下層電極／上層電極積層構造）を半導体素子基体表面
に付着せしめた後熱処理を施こしている。このためＣｒ
／Ａｕ１ｉ極の熱処理中にＣｒがＡｕ層表面に析出する
。この結果電極と被接着体（パッケージ等）との合金反
応が起らなくなる。本発明では下層電極／上層電極の積
層構造を作った後熱処理するのではなく、下層電極を付
着した後熱処理を施こし、この後上層電極を形成する方
法を採用している。このため下層電極が上層電極表面に
析出することが無い。この結果接着時には被接着体との
良好な合金反応が起シ強固な接着が行なわれる。
（実施例１）
以下に本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の第１の実施例である電極構造の断面図
を示す。半導体レーザ１のｐ細手導体表面に、下層電極
２として６１層４．Ａｕ層５を順に蒸着法によ多形成す
る。この後、３６０℃の窒素雰囲気中で約３０分間熱処
理を施した後、下層電極２の上に更に上層電極３として
１１層６．Ａｕ層７をスパッタ法によシ順次形成する。
を示す。半導体レーザ１のｐ細手導体表面に、下層電極
２として６１層４．Ａｕ層５を順に蒸着法によ多形成す
る。この後、３６０℃の窒素雰囲気中で約３０分間熱処
理を施した後、下層電極２の上に更に上層電極３として
１１層６．Ａｕ層７をスパッタ法によシ順次形成する。
各層の厚さは、下層電極２の６１層４が５０ＯＡ 、
Ａｕ層５が１０００＾、上層電極３の１１層６が１ ｏ
ｏｏＸ 、 Ａｕ Ｎ ７が５００ＯＡである。この電
極構造の場合、下層電極２を形成し、熱処理した後、最
上層が純粋なＡｕ層７となる上層電極３を形成しである
ため、ＡｕＳｎヒートシンクとの融着の際、良好な着き
が得られる。
Ａｕ層５が１０００＾、上層電極３の１１層６が１ ｏ
ｏｏＸ 、 Ａｕ Ｎ ７が５００ＯＡである。この電
極構造の場合、下層電極２を形成し、熱処理した後、最
上層が純粋なＡｕ層７となる上層電極３を形成しである
ため、ＡｕＳｎヒートシンクとの融着の際、良好な着き
が得られる。
（実施例２）
第２図は本発明による第２の実施例である電極構造の断
面図を示す。半導体レーザ１のｐ細手導体表面にストラ
イプ状に窓を開けたｓｉｏ、膜８を形成した半導体素子
基体に、６１層４ 、 Ａｕ層５からなる下層電極２を
形成し、３６０℃の窒素雰囲気中で約３０分間熱処理を
施した後、１１層６．Ａｕ層７からなる上層電極を形成
した構造となっている。Ｓ ｉＯ，膜８の厚さは約３０
００＾、以下各金属層の厚さは第１の実施例と同様であ
る。本実施例の電極構造によれば、最−と層が純粋なＡ
ｕ層となっているため、ＡｕＳｎヒートシンクとの融着
の際良好な着きが得られる。更に、５ｉｏｔ膜８による
ストライプ状電極構造をなしているため、半導体レーザ
の寄生容量が低減され、２ Ｇｂ／ ｓ以上の高速変調
が可能な半導体レーザが得られる利点がある。
面図を示す。半導体レーザ１のｐ細手導体表面にストラ
イプ状に窓を開けたｓｉｏ、膜８を形成した半導体素子
基体に、６１層４ 、 Ａｕ層５からなる下層電極２を
形成し、３６０℃の窒素雰囲気中で約３０分間熱処理を
施した後、１１層６．Ａｕ層７からなる上層電極を形成
した構造となっている。Ｓ ｉＯ，膜８の厚さは約３０
００＾、以下各金属層の厚さは第１の実施例と同様であ
る。本実施例の電極構造によれば、最−と層が純粋なＡ
ｕ層となっているため、ＡｕＳｎヒートシンクとの融着
の際良好な着きが得られる。更に、５ｉｏｔ膜８による
ストライプ状電極構造をなしているため、半導体レーザ
の寄生容量が低減され、２ Ｇｂ／ ｓ以上の高速変調
が可能な半導体レーザが得られる利点がある。
（実施例３）
第３図に本発明による第３の実施例である電極構造の断
面図を示す。半導体レーザ１のｐ細手導体表面に、単層
のＴｉ９からなる下層電極２をスパッタ法によ）形成し
、４００℃の窒素雰囲気中で約５分間熱処理を施した。
面図を示す。半導体レーザ１のｐ細手導体表面に、単層
のＴｉ９からなる下層電極２をスパッタ法によ）形成し
、４００℃の窒素雰囲気中で約５分間熱処理を施した。
この後、 Ｃｒ層１０ 、 Ａｕ層１１からなる上層電
極３′ｆｆ：蒸着法で形成した構造となっている。各層
の厚さは、Ｔｉ層９が約５００Ａ 、 Ｃｒ層１０が約
５００＾、 Ａｕ層１１が約５００ＯＡである。本実施
例の電極構造においても、最上層が純粋なＡｕ層１１と
なっているため、ＡｕＳｎヒートシンクとの融着時に良
好な着きが得られる。
極３′ｆｆ：蒸着法で形成した構造となっている。各層
の厚さは、Ｔｉ層９が約５００Ａ 、 Ｃｒ層１０が約
５００＾、 Ａｕ層１１が約５００ＯＡである。本実施
例の電極構造においても、最上層が純粋なＡｕ層１１と
なっているため、ＡｕＳｎヒートシンクとの融着時に良
好な着きが得られる。
以上説明した本発明による第１．第２．第３の実施例に
おいては、半導体表面に接触する最下層の金属が０１層
４又はＴｉ層９であるため、半導体結晶内部へのＡｕの
侵入がほとんどなく、高信頼な電極構造となっている。
おいては、半導体表面に接触する最下層の金属が０１層
４又はＴｉ層９であるため、半導体結晶内部へのＡｕの
侵入がほとんどなく、高信頼な電極構造となっている。
第１．第２．第３の実施例で示した電極構造を、ＩｎＧ
ａＡｓＰ／ ＩｎＰ系の半導体レーザに採用し、７０℃
雰囲気で５ ｍＷ定出力動作のエージング試験を行った
ところ、それぞれ３０００時間経過後においてもほとん
ど劣化もなく安定に動作している。−士た、本発明によ
る電極構造を採用した半導体レーザをＡｕＳｎダイアモ
ンド・ヒートシンクに融着したところ、熱抵抗が４５℃
／Ｗと極めて低い値が得られておシ、半導体レーザとピ
ートシンクとの良好な着きが得られていることが確認さ
れた。
ａＡｓＰ／ ＩｎＰ系の半導体レーザに採用し、７０℃
雰囲気で５ ｍＷ定出力動作のエージング試験を行った
ところ、それぞれ３０００時間経過後においてもほとん
ど劣化もなく安定に動作している。−士た、本発明によ
る電極構造を採用した半導体レーザをＡｕＳｎダイアモ
ンド・ヒートシンクに融着したところ、熱抵抗が４５℃
／Ｗと極めて低い値が得られておシ、半導体レーザとピ
ートシンクとの良好な着きが得られていることが確認さ
れた。
尚、本発明の実施例では、下層電極２として、０１層４
／ Ａｕ層５の多層構造、及びＴｉ層９の単層構造を
示したが、下層電極２はＡｕ以外の金属を少くとも含む
構造からなっていればよく、例えばＣｒの単層、または
Ｔｉ／Ａｕの多層構造等からなってもよい。更に、本発
明の実施例では一ヒ層電極３として、Ｔｉ ６ ／ Ａ
ｕ ７及びＣｒ １０／Ａｕ １１の多層構造を示した
が、上層電極３は少くとも最上層がＡｕ層からなってい
ればよく、例えばＡｕの単層、あるいはＴｉ／ｐｔ／Ａ
ｕの多層構造等からなってもよい。半導体レーザ１に用
いる材料系は特に限定されず、例えば、ＩｎＧａＡｓＰ
／ ＩｎＰ系、 Ａ／ＧａＡｓ ／ＧａＡｓ系等いかな
る材料系でもよい。また、半導体レーザの構造も限定さ
れない。本発明の実施例では、半導体レーザ１のｐ側電
極のみに限定して述べたが、本発明による電極構造の最
下層の金属、すなわち０１層４ 、 Ｔｉ層９はｎ型半
導体とのオーミック特性も良好であるため、本発明によ
る電極構造はｎ側電極としても有効である。本発明は半
導体レーザのみならず、発光ダイオード等の他の半導体
素子にも有効である。
／ Ａｕ層５の多層構造、及びＴｉ層９の単層構造を
示したが、下層電極２はＡｕ以外の金属を少くとも含む
構造からなっていればよく、例えばＣｒの単層、または
Ｔｉ／Ａｕの多層構造等からなってもよい。更に、本発
明の実施例では一ヒ層電極３として、Ｔｉ ６ ／ Ａ
ｕ ７及びＣｒ １０／Ａｕ １１の多層構造を示した
が、上層電極３は少くとも最上層がＡｕ層からなってい
ればよく、例えばＡｕの単層、あるいはＴｉ／ｐｔ／Ａ
ｕの多層構造等からなってもよい。半導体レーザ１に用
いる材料系は特に限定されず、例えば、ＩｎＧａＡｓＰ
／ ＩｎＰ系、 Ａ／ＧａＡｓ ／ＧａＡｓ系等いかな
る材料系でもよい。また、半導体レーザの構造も限定さ
れない。本発明の実施例では、半導体レーザ１のｐ側電
極のみに限定して述べたが、本発明による電極構造の最
下層の金属、すなわち０１層４ 、 Ｔｉ層９はｎ型半
導体とのオーミック特性も良好であるため、本発明によ
る電極構造はｎ側電極としても有効である。本発明は半
導体レーザのみならず、発光ダイオード等の他の半導体
素子にも有効である。
（発明の効果）
以上説明したように本発明によれば半導体素子と被接着
体（パッケージ、ヒートシンク等）トノ接着が強固にな
る。その結果半導体素子の特性も改善される。例えば、
半導体レーザを例にとると、半導体レーザとヒートシン
クとの良好な着きが得られるため、半導体レーザの活性
層で発熱した熱を効率よく放熱でき、高温動作、高出力
動作が可能となる。また、それにより一定出力を得るた
めの駆動電流が低減されるため、信頼性の面でも利点は
多い。
体（パッケージ、ヒートシンク等）トノ接着が強固にな
る。その結果半導体素子の特性も改善される。例えば、
半導体レーザを例にとると、半導体レーザとヒートシン
クとの良好な着きが得られるため、半導体レーザの活性
層で発熱した熱を効率よく放熱でき、高温動作、高出力
動作が可能となる。また、それにより一定出力を得るた
めの駆動電流が低減されるため、信頼性の面でも利点は
多い。
第１．第２．第３図は本発明の第１．第２．第３の実施
列を示す断面図であり、１は半導体レーザ、２は下層電
極、３は上層電極、４はＣｒ層、５はＡｕ層、６はＴｉ
層、７はＡｕ層、８はＳｉｎ、膜。 ９はＴｉ層、１０はＣｒ層、１１はＡｕ層である。 −埋入弁理士 内反 晋 ＝３６０＝ １訂、’）３．’ｄ＠詣 一’？ Ｔｉ ） ２．１＃＠趣 −ｔ′Ｆ−凛ｉ不し−ザ
列を示す断面図であり、１は半導体レーザ、２は下層電
極、３は上層電極、４はＣｒ層、５はＡｕ層、６はＴｉ
層、７はＡｕ層、８はＳｉｎ、膜。 ９はＴｉ層、１０はＣｒ層、１１はＡｕ層である。 −埋入弁理士 内反 晋 ＝３６０＝ １訂、’）３．’ｄ＠詣 一’？ Ｔｉ ） ２．１＃＠趣 −ｔ′Ｆ−凛ｉ不し−ザ
Claims (1)
- 半導体素子基体表面に単層または多層構造から成るオ
ーミックコンタクト用の下層電極を付着せしめた後熱処
理を施こし、次いで前記下層電極上に少なくとも最上層
がＡｕから成る単層または多層構造の上層電極を形成す
ることを特徴とする半導体素子の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22950284A JPS61108166A (ja) | 1984-10-31 | 1984-10-31 | 半導体素子の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22950284A JPS61108166A (ja) | 1984-10-31 | 1984-10-31 | 半導体素子の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61108166A true JPS61108166A (ja) | 1986-05-26 |
Family
ID=16893173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22950284A Pending JPS61108166A (ja) | 1984-10-31 | 1984-10-31 | 半導体素子の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05263566A (ja) * | 1992-03-17 | 1993-10-12 | Misawa Homes Co Ltd | 開口部のサッシ枠構造及び開口部のサッシ枠固定方法 |
| WO2000049645A1 (en) * | 1999-02-18 | 2000-08-24 | The Furukawa Electric Co., Ltd. | Electrode for semiconductor device and its manufacturing method |
| JP2001244548A (ja) * | 2000-03-01 | 2001-09-07 | Hamamatsu Photonics Kk | 半導体レーザ装置 |
-
1984
- 1984-10-31 JP JP22950284A patent/JPS61108166A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05263566A (ja) * | 1992-03-17 | 1993-10-12 | Misawa Homes Co Ltd | 開口部のサッシ枠構造及び開口部のサッシ枠固定方法 |
| WO2000049645A1 (en) * | 1999-02-18 | 2000-08-24 | The Furukawa Electric Co., Ltd. | Electrode for semiconductor device and its manufacturing method |
| US6639316B1 (en) | 1999-02-18 | 2003-10-28 | The Furukawa Electric Co., Ltd. | Electrode having substrate and surface electrode components for a semiconductor device |
| JP2001244548A (ja) * | 2000-03-01 | 2001-09-07 | Hamamatsu Photonics Kk | 半導体レーザ装置 |
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